Резервированная система Советский патент 1984 года по МПК G06F11/18 G06F15/16 

соединен к старшему разряду третьих входов блока, а - к первому входу второго элемента И, второй вход которого присоединен к второму входу блока, а выход - к соответствующему второму выходу блока, младший и старший разряд первых входов блока присоединены соответственно к прямому и иверсному входам третьего элемента И, выход которого присоединен к входу второго элемента ИПИ-НЕ, второй вход которого соединен со старшим разрядом третьего входа блока, а выход - с входом третьего элемента ИЛИ, второй вход которого с младшим разрядом третьих входов блока, а выход - с первым входом четвертого элемента И, второй вход которого соединен с четвертым входом блока, а выход - с соответствующим вторым выходом блока, третьи входы блока через элемент И-НЕ присоединены к входу пятого элемента И, второй вход которого присоединен к второму входу блока, а выход - к соответствующему второму выходу блока.

1. РЕЗЕРВИРОВАННАЯ СИСТЕМА, содержащая резервируемые вычислительные блоки, выходы которых подключены к первым, вторым и третьим информационным входам мажоритарных блоков и блоков контроля, о т л и ч а ющ а я с я тем, что,с целью повышения надежности, она содержит блок управления обменом, блок синхронизации, а можоритарные блоки выполнены в виде мажоритарных коммутаторов данных адреса и управления, первый, второй и третий информационные входывыходы которых соединены соответственно с выходами-входами данных адреса и управления каждого резервируемого вычислительного блока, первый выход блока управления обменом присоединен к управляющим входам мажоритарных коммутаторов, втррой выход - к входам прямого доступа в память резервируемых вычислительных -блоков,первые входы - к выходам блока контроля, второй вход - к первому выходу мажоритарного коммутатора управления, третий вход - к внешней шине номера резервируемого вычислительного блока и четвертый вход к внешней шине восстановления и входам прерывания резервируемых вычислительных блоков, выход блока синхронизации подключен к синхровходам резервируемых вычислительных блоков и блока контроля, вход сброса блока контроля присоединен к второму выходу мажоритарного коммутатора управления . 2.Система по п. 1, о т л и ч аю щ а я с я тем, что блок контроля содержит три элемента контроля по модулю два, входы которых присоединены к соответствующим входам блока, . выходы первого и второго элементов контроля по модулю два присоединены к первым входам первого и второго .элементов ИСКЛЮЧАЩЕЕ 1-ШИ, вторые входы которых присоединены к выходу третьего элемента контроля по модулю два, а выходы - к первым D-входам регистра, вьгходы регистра присоединены к выходам блока и через первьм элемент ИЛИ к первому входу Ч5-триггера, второй вход которого присоединен к входу сброса блока, а инверсный выход - к первому входу первого элемента И, второй вход которого подключен к синхровходу блока, а выход - к С-входу регистра. 3.Система по п. 1, отличающаяся тем, что блок управления обменом, содержит элемент постоянной памяти, соответствующие входы которого присоединены к первым, вторым, третьим и четвертому входам блока, а выходы - к первым входам блока, выходы первого элемента ИЛИ-НЕ присоединены соответственно к младшему разряду третьих входов блок и к старшему разряду первых входов блока, а выход - к первому входу второго элемента ИЛИ, второй вход которого при

Изобретение относится к цифровой вычислительной технике и может быть использовано для построения высоконадежных вычислительных средств. Известна резервированная система, содержащая три комплекта резервируемых вычислительных блоков, информация с которых поступает на мажоритарный блок контроля, результаты контроля - на блок анализа, сигналы управления с которого не коммутатор каналов, который в свою очередь пере дает на выход информацию с одного из исправных комплектов lj. Недостатком системы является отсутствие в ней возможности перестрой ки при отказе отдельных комгЕлектов. В результате при выходе из строя одного комплекта надежность системы резко падает, поскольку отказ любого из двух оставшихся комплектов ведет к отказу системы. Кроме того, недостатком системы является отсутствие в коммутаторе мажоритарной обработки информации, что ведет к необходимоети очень глубокого контроля, посколь ку отсутствует исправление ошибок, что усложняет схемы контроля. Причем сложность схем управления снижает надежность системы,поскольку эти не резервируются. Наиболее близкой по технической суш,ности к изобретению является резе вированная система, содержащая набор резервируемых вычислительных блоков (например, ЭВМ), блоков обмена, вентилей блокировки выходов ЭВМ, блоков подсчета числа сбоев, схем сравнения в также мажоритарный элемент, две собирательные схемы, вентиль блокировки мажоритарного элемента, блок подсчета числа отказавших элементов, блок выхода общего цифрового канала и два вентиля. Указанная совокупность узлов образует для каждого резервируемого вычислительного блока отдельньй канал контроля и резервирования, выполняя функции пересылки информации, мажоритарной обработки и контроля. Характерными особенностями системы является обеспечение контроля текущей информации на выходе каждого резервируемого блока, осу1цествляемого сравнением с информацией на выходе мажоритарного элемента. При обнаружении на выходе одного из резервируемых блоков недостоверной информации осуществляется запись в запоминающее устройство (ЗУ) отказавшего резервируемого блока достоверной информации с выхода мажоритарного элемента, а при повторяющихся сбоях отказавший резервируемый блок отключается . Недостатком известнор системы является то, что в случае возникновения ошибки на выходе мажоритарного элемента осуществляется запись недостоверной информации во все резервируемые блоки, и, как следствие, система выходит из строя. Указанный недостаток становится наиболее сущест-венным при выполнении резервируемых блоков на больших интегральных схемах (БИС), поскольку при этом сложность и надежность резервируемых блоков и многоразрядных мажоритарных схем и схем контроля становятся соизмеримыми. Кроме того, в системе предусмотрено только исправление ошибок в данных, и не исправляются ошибки в адресной информации и в управляющих сигналах. При этом вследствие наличия в известной системе большого числа многоразрядных узлов и шин для нее характерны высокая сложность и трудность реализации на современной элементной базе БИС. Целью изобретения является повышение надежности. Поставленная цель достигается тем что в резервированной системе, содер жащей резервируемые вычислительные блоки, выходы которых подключены к первым, вторым и третьим информацион ным входам мажоритарных блоков и бло ков контроля, введены блок управлени обменом и блок синхронизации, мажоритарные блоки выполнены в виде мажо ритарных коммутаторов данных адреса и управления, первый, второй и третий информационные входы-выходы которых соединены соответственно с выходами-входами данных адреса и управ ления каждого резервируемого вычисли тельного блока, при этом первый выход блока управления обменом присоеди нен к управляющим входам мажоритарных коммутаторов, второй выход - к иходам прямого доступа в память резервируемых вычислительных блоков, первые входы - к выходам блока контроля, второй вход - к первому выходу мажоритарного коммутатора управления третий вход - к внешней шине номера резервируемого вычислительного блока и четвертый вход - к внешней шине восстановления и входам прерывания резервируемых вычислительных блоков, выход блока синхронизац.:и подключен к синхровходам резервируемых вычисли тельных блоков и блока контроля, вхо сброса блока контроля - к второму выходу мажоритарного коммутатора управления. Кроме того, блок контроля содержи три элемента контроля по модулю два, входы которых присоединены к соответ ствующим входам блока, выходы первого и второго элементов контроля по модулю два присоединены к первым вхо дам первого и второго элементов ИСКЛОЧАКЛЦЕЕ ИЛИ, вторые входы которых присоединены к выходу третьего элеме та контроля по модулю два, а выходы к первьпи О -входам регистра, выходы регистра присоединены к выходам блока и нерез первьй элемент ИЛИ - к первому входу R5 -триггера, второй вход которого присоединен к входу сброса блока, а и iвepcный выход к первому входу первого элемента И, второй вход которого подключен к синхровходу блока, а выход - к С-входу регистра. При этом блок управления обменом содержит элемент постоянной памяти, соответствующие входы которого присоединены к первым, вторым, третьим и четвертому входам блока, а выходы - к первым выходам блока, выходы первого элемента ИЛИ-НЕ присоединены соответственно к младшему разряду третьих входов блока и к старшему разряду первых входов блока, а выход- к первому входу второго элемента ИЛИ, второй вход которого присоединен к старшему разряду третьих входов блока, а выход - к первому входу второго элемента И, второй вход которого присоединен к второму входу блока, а выход - к соответствующему выходу блока, младший и старший разряды первых входов блока присоединены соответственно к прямому и инверсному входам третьего элемента И, выход которого присоединен к входу второго элемента ИЖ-НЕ, второй вход которого соединен со старшим разрядом третьего входа блока, а выход - с входом третьего элемента ИЛИ, второй вход которого соединен с младшим разрядом третьих входов бпока, а выход - с первым входом четвертого элемента И, второй вход которого соединен с четвертым входом блока, а выход - с соответствующим вторым выходом блока, третьь входь блока через элемент И-НЕ присоединены к входу пятого элемента И, второй вход которого присоединен к второму входу блока, а выход к соответствующему второму выходу блока. . Повышение надежности предлагаемой системы достигается за счет того, что мажоритарные функции и функции пересылки информации осуществляются мажоритарными коммутаторами, контроль сравнением информации на выходах резервируемых блоков между собой, а не с информацией, получаемой после мажоритарной обработки. При этом восстановление работоспособности отказавших вследствие сбоев комплектов резервируемых блоков производится по сигналу от вьпиестоящего устройства управления перезаписью из исправного (ведущего) комплекта в два остальных (восстанавливаемых) всего массива ин формации из памяти. Кроме того, наде ность повьшается благодяря наличию в системе внешнего управления переключением по внешним шинам. На фиг. 1 приведена структурная схема резервированной системы, на фиг. 2 - функциональная схема блока контроля; на фиг. 3 - функциональная схема блока управления обменом. Система содержит блок 1 синхронизации, первый 2s второй 3 и третий 4 резервируемь е вычислительные блоки, например микроэвм, блок 5 контроля, шину 6 номера отказавшего комплекта блок 7 управления обменом, внешнюю, шину 8 номера вычислительного блока внешнюю шину 9 восстановления, шину 10 управления обменом, мажоритарные коммутаторы адреса данных 11, 12 ,и управления 13, шину 14 сброса, ;шину 15 управления и шину 16 даннь;х Блок 5 контроля содержит первьй 17, второй 18 и третий 19 элемен

ТЫ контроля по модулю два, первый и .второй элементы ИСКЛЮЧАЮЩЕЕ И.ПИ 20, регистр 21, первый элемент И 22, первый элемент ИЛИ 23 и R5 -триггер 24. Блок 7 управления обменом содержит Элемент 25 постоянной памяти,, первый элемент ИЛИ-НЕ 26-, второй элемент ИЛИ 27, второй элемент И 28, третий элемент И 29, второй элемент И.ПИ-НЕ 30, третий элемент ИЛИ 3 1 четвертый элемент И 32, элемент ИНЕ 33 и пятый элемент И 34.

Предлагаемая система работгает следующим образом.

Б исходном состоянии все блоки 2-4 находятся в исправном состоянии. Блоки 2-4 тактируются общим блоком 1 синхронизации и синхронно выполняют одну программу. По двунаправленным шинам 16 данных блоки 2-4 через коммутатор 12 обмениваются с внешним каналом. При приеме данных из канала коммутатор 12 транс-аирует их без обработки на все три блока 2-4. При выдаче данных в канал коммутатор 12 осуществляет передачу данных от блоков 2-4 с поразрядной мажоритарной обработкой в соответствии с логическим выражением

Л А, А„ + А. А, +

А, А,

+

свидетельствуюцрнй о нормальном функционировании блоков 2-4. При появлении на выходе одного из элементов 1719 сигнала, отличного от сигналов на выходах двух других, что ;.южет иметь место при ошибке в комплекте, связанном с этим элементом контроля, на выходах элементов ИСКЛЮЧАЩЕЕ И.ГО-1 20 формируется двоичный код, численное значение которого равно номеру отказавшего комплекта.

При ошибке в блоке 2 формируется код 01, при ошибке в блоке 3 - код 10, при ошибке в блоке 4 - код 11. По синхроимпульсу, поступающему через элемент И 22 на .вход стробирования регистра 21, этот код записывается в указанный регистр 21 и выдается с его выходов на шину 6. нулевом значении кода элемент ИЛИ 23 формирует сигнал, переключающими триггер 24. С инверсного выхода триггера 24 нулевой уровень поступает на вход элемента И 22 и запрещает прохождение синхроимпульсов на вход регистра 21. Таким образом, в регистре 21 и следовательно на шине 6 фиксируется код номера отказавшего комплекта. Код номера отказавшего комплекта по шине 6 .поступает на вьпиегде А,Л2, А - логическое значение разряда соответственно на выходе первого 2, второго 3 и третье;го 4 резервируемых вычислительных блоков. Обмен данными сопровойздается сигналами на выходе-входах управления, передаваемыми через коммутатор 13, и адресами, передаваемымк через коммутатор 11 . Возникновение отказа или сбоя в одном из блоков 2-4 фиксируется блоком 5, на входы которого поступают данные с шин 16 от блоков 2, 3 и 5 и синхросигналы с блока 1. Коды с шин 16 поступают ьна входы элементов 17-19, каждый из которых формирует сигнал нечетности кода на соответствующей шине 16. С выходов элементов 17-19 сигналы поступают на входы элементов ИСКЛОЧАЮШЕЕ ИЛ11 20, формирующих код номера отказавшего комплекта. При совпадении сигналов. поступающих с выходов элементов 17 19, на выходах элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 20 формируется нулевой код. стоящее внешнее устройство управления, информируя его о техническом состоянии системы, а также на входы элемента 25, входящего в состав блока 7. Элемент 25 осуществляет управление коммутаторами 11-13 посредством формирования команд на шине 10. В качестве входной информации для формирования команд элемент 25 использует помимо сигналов на шине 6 также сигналы, поступающие по шинам 8, 9 и 15. При поступлении по шине 6 ненулевого кода номера отказавшего комплекта элемент 25 формирует на шине 10 команду, по которой коммутаторы 11-13 переключаются на обмен с одним из двух оставшихся исправными комплектов. Такое же переключение на работу с одним из комп лектов может осуществляться вьш естоя щим устройством управления, подачей сигнала на соответствующую шину 8, при этом элемент 25 формирует на шине 10 команды, по которым коммутаторы 11-13 переключаются на обмен с комплектом, код номера которого пода на шину 8, вне зависимости от кода на итне 6. В том случае если возникшая в одном из блоков 2-4 неисправность явилась следствием сбоя, в сие теме предусмотрена возможность восстановления работоспособности. Восстановление достоверности информации в памяти отключенных после обнаружения ошибки резервируемых вычислительных блоков осуществляется перезаписью всего массива информации из памяти работоспособного резервируемого блока (ведущего блока). Про цедура восстановления инициируется по внешнему разрешающему сигналу, п тупающему на шину 9. По этому сигна лу и в соответствии с кодами на шинах 6 и 8 элемент 25 формирует кома ды, по которым коммутаторы 11 и 12 переключаются на передачу информаци от ведущего блока к двум другим вос станавливаемым блокам. Одновременно входящая в состав блока 7 схема вос становления, вьшолненная на элементах 26-34, выдает на восстанавливаемые резервируемые вычислительные блоки сигналы, переводящие их в режим записи и прямого доступа к памя Сигнал для блока 2 формируется эле

ментами 26-28, сигнал для блока 3 элементами 29-32, сигнал для блока 4 элементами 33 и 34. Сигналы прямого

чей программы.

Использование изобретения позволяет повысить надежность системы за доступа на те или иные резервируемые BbRИcлитeльныe блокивыдаются по сигналу на 9 в зависимости от кодов на шинах 6 и 8. При этом более высокий приоритет имеют коды на шине 8. При наличии на шине 8 отличного от нуля кода сигналы прямого доступа выдаются на два резервируемых вычислительных блока с номерами, не равными значению кода на шине 8. При нулевом значении кода на шине 8 выдача сигналов прямого доступа осуществляется в зависимости от кода на шине 6. При значении.кода на шине 6, равном единице (01), сигналы выдаются на первый 2 и третий 4 вычислительные резервируемые блоки, второй резервируемый вычислительньвТ; блок 3 ведущий. При значении кода на шине 6, равном двум (01) или трем (11), сигналы вьщаются на второй 3 и третий 4 резервируемые вычислительные блоки, первый резервируемый вычислительный блок 2 - веду1ций. Кроме того, сигнал восстановления с шины 9 поступает на входы прерьшания резервируемых вычислительных блоков 2-4. По этому сигналу ведущий блок переходит к подпрограмме восстановления. При переходе к подпрограмме состояние процессора ведущего блока (содержимое рабочих регистров и счетчика команд) заносится в память блока. Подпрограмма восстановления заключается в пересылке всего массива информации из памяти ведущего блока в память восстанавливаемых блоков. По окончании подпрограммы восстановления вeдyщIiй блок через коммутатор 13 выдает сигнал на шину 14.Этот сигнал поступает на вход сброса триггера 24 блока 5. Триггер 2Д переключается, на второй вход элемента И 22 поступает с выхода триггера 24 уровень логической единицы, разрешая прохождение синхроимпульсов на стробирующий вход регистра 21. Первым же синхроимпульсов в регистр 21 заноснтся нулевой код, который.поступает на шину 6. Этим заканчивается цикл восстановления, и система приходит в исходное состояние с мажоритарной обработкой сигналов от всех трех комплектов. После этого блоки 2-4 синхронно начинают выполнение рабосчет того, что сбои, происходящие в мажоритарных коммутаторах, не приводят к искажению информации в резервируемых вычислительных блоках. Преимуществом системы также является возможность внешнего контроля и управления ее техническим состоянием. Система защищена от сбоев как в данных так и в адресной и управляющей информации. Благодаря магистральной организации 1 2710 системы она может быть легко реализована на элементной базе БИС/при этом в качестве мажоритарных коммутаторов удобно использовать интерфрейсные БИС, например 583XJ11 . Возможность реализации системы на БИС позволяет добиться значительного ее упрощения, повышения надежности и снижения стоимости.