Устройство многоуровневого прерывания Советский патент 1984 года по МПК G06F9/48 

гера запрета прерьшания, второй информационным входом входного комуправляющий вход устройства соединен мутатора и третьим входом первого с вторым входом счетчика, с вторым элемента И.

1104516

УСТРОЙСТВО МНОГОУРОВНЕВОГО ПРЕРЫВАНИЯ, содержащее регистр запросов, блок выходных элементов И, входной коммутатор, стек регистров состояний, выходной коммутатор, схему сравнения,. счетчик, дешифратор, первый элемент И, триггер запрета прерывания, триггер прерывания, причем информационные входы регистра запросов являются входом запросов устройства, а выход регистра запросов соединен с информационным входом блока выходных элементов И, управляющий вход которого соединен с входом вьщачи кода приоритетности устройства, а выход является выходом приоритетности устройства, выход входного коммутатора соединен с управляющим входом стека регистров состояний, выход которого соединен с информационным входом выходного коммутатора, выход которого соединен с первым входом схемы сравнения, выход которой соединен с первым входом первого элемента И, вход выдачи кода приоритетности устройства соединен с R-входом триггера прерывания, выход которого является выходом прерывания устройства и соединен с входом установки в единицу триггера запрета прерывания, выход которого соединен с вторым входом первого элемента И, выход счетчика соединен с входом дешифратора, выход которого соединен с управляклцими входами входного и выходного коммутаторов, отличающееся тем, что, с целью расширения функциональньгх . возможностей за счет обслуживания разнотипных запросов с относите пьными приоритетами на каждом уровне (Л прерывания, оносодержит постоянный блок памяти, триггер синхронизации с и второй элемент И, причем первьй управляющий вход устройства соединен с синхронизирунщим входом триггера запрета прерывания, первым информационным входом входного комментатора и с первым входом счетчика, выход регистра запросов соединен с входом 4 постоянного блока памяти, выход котоел рого соединен с вторым входом схемы сравнения и информационным входом С35 стека регистров состояний, выход первого элемента И соединен с информационным входом триггера синхронизации, выход которого соединен с S-входом триггера прерывания, а управляющий вход триггера синхронизации соединен с входом тактовых импульсов устройства и с первым входом второго элемента И, выход которого соединен с управляющим входом регистра запросов, а второй вход второго элемента И соединен с выходом триг

i

Изобретение относится к цифровой вычислительной технике, а точнее к устройствам обработки прерываний в мультипрограммных ЦВМ, и предназначено для использования, главным образом, в специализированных вычислительных и управляющих системах, организованных на основе микропроцессоров .

В настоящее время удельный вес выпуска специализированных систем на базе микропроцессоров быстро растет, а выпускаемые мировой промышленность микропроцессоры плохо приспособлены для эффективной обработки приоритетных.запросов прерывания. Поэтому в состав микропроцессорных комплекто включаются специальньге схемы приоритетного прерывания, содержащие регистр запросов с шифратором приоритетов, регистр текущего состояния, схему сравнения, схему совпадения, триггер запрета прерывания и триггер прерывания 1 .

Недостатком такого устройства многоуровневого прерывания является обслуживание на каждом уровне запросов только одного типа,.соответствующих включению строго определенной прерывающей подпрограммы, что застав ляет обслуживать все типы запросов в соответствии с дисциплиной абсолюттных приоритетов.

Наиболее близким по технической сущности к изобретению является устройство для обработки приоритетов запросов прерывания, содержащее регистр запросов с шифратором приоритетов, блок выходньйс элементов И, входной и выходной коммутаторы, стек регистров состояния, схему сравнения счетчик, дешифратор, коммутатор, триггер запрета прерывания, триггер прерывания и управляКяций коммутатор. Информационные входы регистра запросов являются входом запросов устройства, а первый выход регистра запросов с шифратором приоритетов соединен с первыми входами блока выходных элементов И и схемы сравнения, выход которой соединен с первым входом коммутатора, выход которого соединен с первым входом триггера прерывания, выход которого является выходом прерывания устройства. Управляющий вход устройства соединен с вторыми входами коммутатора, триггера прерывания и блока выходных элементов И, третий вход которого соединен с вторым выходом регистра запросов с шифратором приоритетов. Выход триггера прерывания соединен с первым входом триггер запрета прерывания, второй вход которого соедннен с управляющим входом устройства, а выход - с третьим входом коммутатора и вторым входом регистра запросов. Выход блока вьпсодных элементов И является выходом приоритетности устройства и соединен через входной коммутатор с информационным входом стека регистров состояний, выход которого соединен через выходной коммутатор с вторым входом схемы сравнения. Управляющие входы входного и выходного коммутаторов соединены с выходом дешифратора, вход которого соединен с выходом счетчика, вход которого соединен с первым выходом зшравляклцего коммутатора, второй выход которого соединен с управлякяцим входом стека регистров состояния. Первый и второй .входы управляющего коммутатора соединены соответственно с управляющим входом устройства и стробирукяцим входом устройства С2,

Известное устройство имеет низкие функциональные возможности, так как оно реализуе /хасткую дисциплину обслуживания разнотипных запросов в соответствии с линейкой абсолютных приоритетов.

Целью изобретения является расширение функциональных возможностей устройства за счет обслуживания разнотипных запросов с относительными приоритетами на каждом уровне Прерывания. Поставленная цель достигается тем что устройство многоуровневого прерывания, содержащее регистр запросов блок выходных эчементов И, входной коммутатор, стек регистров состояний выходной коммутатор, схему сравнения счетчик, дешифратор, первьм элемент триггер запрета прерывания, триггер прерывания, причем информационные входы регистра запросов являются входом запросов устройства, а .выход регистра запросов соединен с информа ционным входом блока выходных элемен тов И, управляющий вход которого соединен с входом выдачи кода приори тетности устройства, а выход являетс выходом приоритетности устройства, выход входного коммутатора соединен с управляющим входом стека регистров состояний, выход которого соединен с информационньм входом выходного коммутатора, выход которого соединен с первым входом схемы сравнения, выход которой соединен с первым входом первого элемента И, вход выдачи кода приоритетности устройства соеди нен с R-входом триггера прерывания, выход которого является выходом прерывания устройства и соединен с входом установки в единицу триггера запрета прерывания, выход которого сое динен с вторым входом первого элемен та И, выход счетчика соединен с входом дешифратора, выход которого соединен с управляющими входами входного и выходного коммутаторов,, содержит постоянньй блок памяти, триггер синхронизации и второй элемент И причем первьш управляющий вход устройства соединен с синхронизирующим входом триггера запрета прерывания, первым информационным входом входного коммутатора и с первым входом счетчика, выход регистра запросов соединен с входом постоянного блока памяти, выход которого соединен с вторым входом схемы сравнения и информационным входом стека регистров состояний, выход первого элемента И соединен с информационным выходомтриггера синхронизации, выход которого соединен с S-входом триггера прерывания, а управляющий вход триггера синхронизации соединен с входом тактовых импульсов устройства и с первым входом второго элемента И, выход которого соединен с управляющим входом регистра запросов, а BTopoti вход второго элемента И соединен с выходом триггера запрета прерывания, второй управляющий вход устройства соединен с вторым входом счетчика, с вторым информационным входом входного коммутатора и третьим входом первого элемента И. На чертеже приведена структурная схема устройства. Устройство содержит регистр 1 запросов с шифратором приоритетов, вход 2 запросов устройства, блок выходных элементов И 3, выход 4 приоритетности устройства, вход 5 выдачи кода приоритетности устройства, элемент И 6, вход 7 тактовых импульсов устройства, постоянный блок 8 памяти, входной коммутатор 9, стек 10 регистров состояний, выходной коммутатор 11, схему сравнения 12, счетчик 13, первый управлякяций вход 14 устройства, второй управляющий вход 15 устройства, дешифратор 16, элемент И 17, триггер 18 синхронизации, триггер 19 запрета прерьтания, триггер 20 прерывания, выход 21 прерывания устройства. Программирование блока 8 производится в соответствии со спецификой реализуемой системы и устанавливает зависимость кода уровня прерывания от кода приоритетности, определяя тем самым конкретньй вариант обслуживания запросов со смешанными приоритетами. По нулевому коду приоритетности блок 8 формирует нулевой код уровня прерывания. Устройство работает следующим образом. Исходное состояние .устройства характеризуется тем, что регистр 1, триггеры 18-20 и счетчик 13 находятся в нулевом состоянии, состояние регистров стека 10 и входа 2 произвольное, на входах 5, 7, 14 и 15 устройства и на его выходах 4 и 21 сигналы отсутствуют (нулевые уровни сигналов на выходах регистра 1 , триггера 18, счетчика 13, на входах 5 и 7 и выходах 4 и 21 единичные уровни сигналов на входах 14 и 15 и выходе триггера 19, являющемся инверсным, выходом). С приходом тактового импульса на вход 7 устройства он через элемент И 6 поступает на управляющий вход регистра 1, разрешая прием запросов прерываний в регистр по входу 2. На выходе регистра 1 запросов с шифратором приоритетов формируется код приоритетности, соответствую щий номеру i(,n) активного источника запроса с наивысшим приоритетом (наибольшему из номеров активньпс источников запросов). При отсутствии запросов на прерывание устанавливает ся нулевой код. Код приоритетности поступает на вход блока 8 памяти, с выхода которого код уровня прерывания подается на вход схемы сравнения 12. При нулевом коде приоритетности формируется нулевой код уровня прерывания. На другой вход схемы сравнения 12 поступает код с выходного коммутатора 11, характеризующий уровень прерывания обрабатываемой программы (основная программа имеет нулевой код уровня прерывания) Если код уровня прерывания, сформированный, блоком 8, превосходит по значению уровейь прерывания обрабатываемой программы, fo на выходе схемы сравнения 12 возникает единичный сигнал, которьй через элемент И 17 поступает на D-вхйд триггера 18 и по переднему фронту очеред ного тактового импульса на входе синхронизации переводит триггер 18 ,в единичное состояние, что вызывает установку триггера 20 прерывания и вьщачу в ЦП по выходу 21 сигнала прерывания, который по S-вхояу устанавливает триггер 19 запрета прерывания (на выходе триггера 19, являющемся инверсным выходом, возникает н левой сигнал), запрещая временно (до установки нового порога прерывания на входе схемы сравнения 12) фор мирование последукнцик сигналов прерывания. Одновременно ауленой сигнал на выходе триггера 19 запирает элемент И 6 и замораживает состояние регистра 1, обеспечивая условия для корректного перехода и нрерьгаающий подпрограмме, и; нтификация кото рой осуществляется по значению кода приоритета. Вместе с тем нулевой сиг нал на выходе триггера 19 вызьшает появление нуля на D-входе триггера 18, что приводит к сбросу последнего передним фронтом очередного тактового импульса на входе синхронизации. После обнаружения сигнала прерывания ЦП вырабатьшает импульсный сиг нал вьщачи кода приоритетности, пода ваемый на вход 5. При этом код приоритетности через блок выходных элементов И 3 поступает по выходу 4 в ЦП и используется для перехода с соответствующей прерывающей подпрограмме , а триггер 20 устанавливается по R-входу в нулевое состояние. Прерывающая подпрограмма обеспечивает сохранение в стеке оперативного ЗУ всей информации, необходимой для последующего возврата к продолжению выполнения прерванной программы, и с помощью команды вывода посылает на вход 14 импульс отрицательной полярности, который запирает входной коммутатор 9, фиксируя код уровня прерьшания, поступающий с выхода блока 8, в соответствующем регистре стека 10, номер которого на единицу больше исходного показаний счетчика 13. Вместе с тем по переднему фронту импульса ла входе 14, связанном с входом суммирования счетчика 13, начинается процесс увеличения на единицу показания счетчика и соответствующего переключения дешифратора 16, подключающего через выходной коммутатор 11 на вход схемы сравнения 12 выход того регистра стека 10, в котором был зафиксирован новый кс уровня прерывания. По заднему ронту импульса на входе 14, связанном с входом синхронизации триггера 19, на D-вход которого постоянно подается нулевой сигнал, происходит сброс триггера 19, и на его выходе устанавливается единичный сигнал, разрешающий работу элементов И 17 и И 6. . Для корректной работы устройства необходимо вьтолнение условия 14 tl3- 4fc+4 - 42 где f. - длительность управлящего импульса на входе 14; tj - время с|)абатьтания j-блока устройства. Кроме того, должно выполняться условие TKfe+C + +tg-ft +t.T , (2) где Т - период тактовьпс импульсов; Т- - длительность тактового импульса на входе 7. После завершения выполнения прерывающей подпрограммы восстанавливается последнее из прерванных состояний ЦП, и с помощью команды вывода на вход 15 посылается отрицательный импульс, запиракяций входной коммутатор 9 и элемент И 17. Вместе с тем по переднему фронту импульса на 7 входе 15, связанном с входом вычитания счетчика 13, начинается процесс уменьшения на единицу показания счетчика и.соответствующего пере ключения дешифратора 16, подключающего через выходной коммутатрр 11 на вход схемы сравнения 12 выход того регистра стека 10, в котором хранится код уровня прерывания последнего из прерванных состояний. Для корректной работы устройства необходимо выполнение условия .,, где Т,5 - длительность управлякяцего импульса на входе 15. Обычно т и 1/,5 одинаковы и связаны с периодом Т, поэтому максималь ная рабочая частота устройства опре168деляется из совместного рассмотрения условий (2) и (3), Современная элементная база позволяет построить устройство, работающее на частотах порядка 10 Мгц. Таким образом, предлагаемое устройство обладает новыми функциональными возможностями, связанными с обслуживанием запросов на прерывание со смешанными (абсолютными и относительными) приоритетами, частными случаями которых являются абсолютные и относительные приоритеты. Устройство имеет высокую надежность функционирования, так как исключается влияние переходных процессов на формирование сигнала прерывания.