Цифровая линия задержки Советский патент 1984 года по МПК H03K5/13 

Изобретение относится к радиоэлектронике и предназначено для использования в устройствах обработки дискретной информации, например, корреляторах, датчиках случайных

чисел, синхронизаторах.

Известна цифровая линия задержки, построенная на основе оперативного запоминающего устройства по,; принципу без сдвига информации П1

Недостатком такого устройства являются ограниченные функциональные возможности из-за невозможности получить отводы.

Наиболее близкой по технической сущности к изобретению является цифровая линия задержки, также построенная по принципу без сдвига информации и сос тоящая из оперативного запоминающего устройства (ОЗУ), на п адресов (п - количество тактов задержки), счетчика текущего адре,са, выходы которого подключены к адресным входам ОЗУ, а на тактовый вхо поступают сигналы с тактового генератора С 21.

Недостаток данного устройства заключается также в ограниченных функциональных возможностях.

Цель изобретения - расширение функциональных возможностей.

Поставленная цель достигается тем, что в линию задержки, содержа.щую оперативное запоминающее устройство, информационный вход которого соединен с входной шиной устройства, счетчик текущего адреса и тактовый генератор, введены постоянное запоминающее устройство, двоичный счетчик, дещифраторы нуля и состояния ; , два сумматора, два коммутатора и элемент ИЛИ-НЕ, причем вход двоичного счетчика подключен к выходу тактового генератора, а выходы - к адресным входам постоянного запоминающего устройства, дешифраторов нуля и состояния Иг и управляющим входам первого коммутатора, информационным входом подключенного к выходу оперативного запоминающего устройства, а выходами - к выходным шинам, выход дешифратора нуля соединен с входом счетчика текущего адрес выходы которого, а также выходы постоянного запоминаняцего устройства через первый сумматор подключены к первь1м входам второго сумматора, выходы которого соединены с адресными

входами оперативного запоминающего устройства, а вторые входы - с выходами второго коммутатора, первые входы второго коммутатора подключены к управляющим нам. вторые - к нулевой шине, а управляющий вход через элемент ШТИ-НЕ подключен к выходу переноса первого сумматора и выходу дешифратора состояниям, подключенному также к управляющему входу оперативного запоминающего устройства . .

На чертеже приведена структурная схема цифровой линии задержки.

Линия задержки содержит тактовый генератор 1, двоичный счетчик 2, дешифратор 3 нуля, дешифратор 4 состояния m (т - число отводов линии задержки), счетчик 5 текущего адреса, постоянное запоминающее устройство (ПЗУ) 6, сумматор 7, оперативное запоминающее устройство (ОЗУ) 8, коммутатор 9, сумматор 10, коммутатор 11 и элемент ИЛИ-НЕ 12.

При этом счетный вход счетчика 2 подключен к выходу генератора 1, выходы счетчика 2 подключены к адресным входам ПЗУ 6, входам дешифраторов 3 и 4, и управляющим входам коммзггатора 9, подключенного к выходу ОЗУ 8. Выходы коммутатора 9 являются отводами линии задержки. К выходам ПЗУ подключены первые входы сумматора 7, вторые входы которого подключены к выходам счетчика 5, входам подключенного к выходу дещифратора 3 нуля, выходы, сумматора 7 подключены к первым входам сумматора 10, выход переноса сумматора 7 соединен с первым входом элемента ИЛИ-НЕ 12, второй вход которого соединен с выходом дешифратора 4 состояния П и управлякнцим входом ОЗУ 8, а выход с управлянщим входом коммутатора 11, первые входы которого подключены к управлякнцим шинам линии задержки, вторые входы - к нулевой шине, а выходы - к вторым входам сумматора 10, выходами подключенного к адресным входам ОЗУ 8.

Устройство работает следующим образом.

На первые входы коммутатора 11 подается, двоичный код числа тактов задержки, на вторые входы - логические нули, на вход ОЗУ 8 - задерживаемая информация. Весь рабочий цикл цифровой Линии задержки разделен

на (w+1) подциклов: тг под циклов считьгеания информации из ОЗУ 8 и подцикла записи входной инфррмации в ОЗУ. В начале рабочего цикла, когда состояние счетчика 2 равно нулю, дешифратор 3 формирует импульс, который увеличивает содержимое счетчика 5 текущего адреса на единицу. Одновременно по нулевому адресу, определяемому счетчиком 2, из ПЗУ выбирается дополнительный код абсолютной задержки первого отвода, который я подается на первые входы сумматора 7, на вторые входы которого подано содержимое счетчика 5. Таким образом, на выходе сзпмматора 7 вьфабатьгаается адрес первого отвода, равный разности между текущим адресом и абсолютным значением задержки первого отвода.

При формировании адреса отвода необходимо анализировать знак разности между текущим адресом и абсолютным значением задержки каждого отвода. Если разность отрицательная, то к полученной разности необходимо прибавить подаваемое на первые входы коммутатора 11 число п, равное числу тактов задержки. Полученная сумма и будет адресом, по которому в ОЗУ находится нужная информация.

Об отрицательном знаке разности на сумматоре 7 с нулевого по (т-1)-й циклы работы устройства свидетельствует отсутствие сигнала переноса на этом сумматоре. При этом на вькоде элемента ИЛИ-НЕ 12 появляется единичный сигнал, который пропускает на выход коммутатора 11 двоичное число п. В итоге на адресные входы ОЗУ 8 подается сформированныйадрес отвода.

Если перенос на сумматоре 7 есть (при положительном знаке разности), то на выходе элемента ИЛИ-НЕ 12 появляется сигнал логического нуля, который пропускает на вькод коммутатора 1 1 логические нули, при этом адрес сформированный на сумматоре 7, не изменяется.

По сформированному в сумматоре 10 адресу происходит считывание информации с ОЗУ и вьщача ее на первьм вьосод коммутатора 9 - первый отвод линии задержки. На следующем подцикле счетчик 2 увеличивает свое значение на единицу, весь процесс формирования адреса повторяется и на втором выходе коммутатора 9 появляется информация. Аналогичные процессы повторяются вплоть до (m-l)-ro подцикла включительно.

На п подцикле из ПЗУ 6 по адресу п считываются нули. В результате на первых входах сумматора 10 появляются сигналы со счетчика 5, Т.е. текущий адрес. В этот же -момент дешифратор 4 состояния 1/п подает сигнал логической единицы на один из входов элемента ИЛИ-НЕ12, появляющийся при этом на выходе элемента ИЛИ-НЕ сигнал логического нуля, который к выходам коммутатора 11 (вторым входом коммутатора) подключает его коммутатор 10 (вторые входы, на

которых присутствуют сигналы логического нуля). В итоге на адресные входы ОЗУ 8 подается текущий адрес со счетчика 5. По этому адресу на iW-HOM подцикпе происходит запись

входной информации в ОЗУ.

Далее содержимое счетчика 2 становится равным О и весь рабочий цикл повторяется снова.

Выше описана работа линии задержки на произвольное число тактов задержки.

При длине линии задержки, равной степени два, на выходе сумматора 7 всегда будет присутствовать сигнал переноса, на выходе элемента 12 и, следовательно, на выходах коммутатора 11 - сигналы логического нуля, что говорит о том, что при выполнении линии задержки на число тактов , задержки, равного степени два, элемент 12, коммутатор 11 и сумматор 10 из устройства можно исключить, а выходы сумматора 7 подключить к адресным входам ОЗУ 8 непосредственно.

ЦИФРОВАЯ ЛИНИЯ ЗАДЕРЖКИ, содержащая оперативное запоминаннцее устройство, информационный вход которого соединен с входной шиной устройства, счетчик текущего адреса и тактовьй генератор, отличающаяся тем, что, с целью расширения функциональных возможностей путем получения задержки на произвольное число тактов, в нее введены постоянное запоминакщее устройство, двоичный счетчик, дешифраторы нуля И состояния т, два сумматора, два коммутатора и элемент ИЛИ-НЕ, причем вход двоичного счетчика подключен к выходу тактового генератора, а выходы - к входам постоянного запоминакицего устройства, дешифраторов нуля и соединения m и управляющим входам первого коммутатора, информационньм входом подключенного к выходу оперативного запоминающего устройства, а выходами - к выходным шинам, выход дешифратора нуля соединен с входом счетчика текущего адреса, выходы которого, а также выходы постоянного запоминающего устройства через первый сумматор подключены к первым входам втсфого сумматора, выходы которого соединены с адресныi ми входами оперативного запоминающего устройства, а вторые входы - с (f) выходами второго коммутатора, первые входы второго коммутатора подключены к управляющим шинам, вторые к нулевой шине, а управляюш;ий вход через элемент ИЛИ-НЕ подключен к выходу переноса первого сумматора и выходу дешифратора состояния т, подключенному также к управляющему со входу оперативного запоминающего устройства. 00 :о ел