Программируемая линия задержки Советский патент 1988 года по МПК H03K5/153 

tmt

|й

о

О)

ел

00

Изобретение относится к радиотехнике и предназначено для использования в устройствах обработки дискретной информации. Программируемая линия задержки (ПЛЗ) содержит оперативное запоминающее устройство 1 с произвольной выборкой, коммутатор 2, N буферных регистров 3ol-3.N и блок 4 управления, содержащий генератор 5 тактовых импульсов, элементы И 8,9, депгафратор 13 нулевого состояния, счетчик 7 номера отвода, счетчик 14 текущего адреса записи, регистр 16, вычитатель 15, оперативные запоминающие устройства 17,18, делитель 6 частоты, формирователь 10 случайных временных задержек, мультиплексоры 11,12, сумматор 19 и инвертор 20. ПЛЗ обеспечивает оперативное управление значениями задержек выходных сигналов и режим флуктуации значений задержек выходных сигналов на каждом независимом отводе 1 ил. (Л

Bf.gn. Вл.авраа

.

11

Изобретение относится к радиотехнике и предназначено для использования в устройствах обработки дискрет- нон информации, например в устройствах моделирования многолучевых радиоканалов.

Целью изобретения является расширение области применения программи- руемой линии задержки за счет обеспечения оперативного управления значениями задержек выходных сигналов и обеспечения режима флуктуации значений задержек выходных сигналов на каждом независимом отводе линии задержки.

На чертеже приведена структурная схема программируемой линии задержки.

Программируемая линия задержки содержит оперативное запоминающее устройство (ОЗУ) 1 с произвольной выборкой, коммутатор 2, N буферных параллельных регистров 3,1-3,N и блок 4 управления.

Адресные входы и вход управления ОЗУ 1 подключены соответственно к адресным и к первому управляющему выходу блока 4 управления, к второму управляющему выходу которого подключен управляющго вход коммутатора 2, информационный вход которого подключен к выходу ОЗУ 1, а выходы - к входам буферных регистров 3,1-3,N.

Блок 4 управления содержит генератор 5 тактовых импульсов, подключенный выходом к входу делителя 6 частоты, выход которого соединен со сченым входом счетчика 7 номера отвода с первыми объединенными входами элементов И 8 и 9, и к тактовому входу формирователя 10 случайных времен задержек, выход счетчика 7 номера отвода подключен к второму входу первого мультиплексора 11, первому вход второго мультиплексора 12, адресному входу формирователя 10 случа шых времен задержек и через дешифратор 13 нулевого состояния - к вторым входам первого 8 и второго 9 Элементов И соответственно, выходы которых являютс соответственно первым и вторым управляющими выходами блока 4 управления, выход переполнения счетчика 7 номера отвода соединен через счетчик 14 текущего адреса записи с первьм входом вычитателя 15, подключенного выходом через регистр 16 к адресным выходам блока 4 управления. Первый вход пер

0

5

0

5

0

5

0

5

0

5

вого мультиплексоре 11 соединен с вторым входом второго мультиплексора 12 и является адресным входом блока 4 управления, выходы первого 11 и второго 12 мультиплексоров подключены к адресным входам первого оперативного запоминающего устройства 17 и второго оперативного запоминающего устройства 18-соответственно, выходы которых объединены и подключены к первому входу сумматора 19, а объединенные информационные входы являются информационными входами блока 4 управления. Управляющие входы первого 1 I и второго 12 мультиплексоров объединены и подключены к управляющему входу первого оперативного запоминающего устройства 17, который одновременно является управляющим входом блока 4 управления, и через инвертор 20 - к управляющему входу второго оперативного запоминающего устройства 18, Выход формирователя 10 случайных времен задержек соединен с вторым входом сумматора 19, выход которого подключен к второму входу Г5,

Программируемая линия задержки работает следующим образом.

Импульсы генератора 5 тактовых импульсов, поступая через делитель 6 частоты на счетный вход счетчика 7 номера отвода, переводят его последовательно в положения от О до IJ. Информация с выходов счетчика 7 номера отвода в виде параллельного кода через первый мультиплексор 11 (при подаче на вход управления, например, низкого уровня Напряжения) поступает на адресные входы первого оперативного запоминающего устройства 17 значений задержек, определяя адрес ячейки памяти, в которой хранится двоичное число (коэффициент задержки) , пропорциональное времени задержки на i-м отводе линии. Импульсы переполнения счетчика 7 номера отвода поступают на счетный вход счетчика 14 текущего адреса записи, переводя его последовательно в положения от О до М (где М - количество ячеек памяти оперативного запоминающего устройства l). Информация с выходов первого оперативного запоминающего устройства 17 значений задержек и формирователя 10 случайных времен задержек .поступает на входы сумматора 19, где происходит сложение значений

задержек из первого оперативного запоминающего устройства 17 со сфор- мированньгми в формирователе 10 случайных времен задержек кодами задержек с учетом их знака, С выхода сумматора 19 информация поступает на первый вход вычитателя 15, на второй вход которого поступают значения с выхода счетчика 14 текущего адреса записи.

В вычитателе 15 определяется адрес ячейки оперативного запоминающего устройства 1, из которой произво20

дится считывание информации для фор- jt 6 частоты, проходящими через элемент мирования выходного сигнала для i-ro И 9 при наличии сигнала разрещения, отвода линии. Эта информация оказы- поступающего,с инверсного выхода девается задержанной по отнощению к щифратора 13 нулевого состояния для текущему времени, которое определяется состоянием счетчика 14 текущего адреса записи, на число тактов, вычисленное в сумматоре 19, Вычисленный адрес ячейки поступает на адресные входы оперативного запоминающего устройства 1 через регистр 16. Считы-25 коммутатора 2 и его переключения не вание и запись в оперативное запоми- происходит. Параллельный код с выхо- нающее устройство 1 происходит в за- дов коммутатора 2 поступает на ин- висимости от состояния счетчика 7 номера отвода. При поступлении информации на:входы дещифратора 13 нулево- ,Q ходит при поступлении на их управляю- го состояния с выходов счетчика 7 щие входы одиночного импульса такто- номера отвода для его состояний с 1 до N с прямого рьрсода дещифратора 13 нулевого состояния снимается сигнал,

запрещающий прохождение импульсов

тактовой частоты от делителя 6 часто- во 1 следующего значения входного ты через элемент И 8, в результате сигнала. При состоянии счетчика 7 но- последний вырабатывает сигнал, устанавливающий оперативное запоминающее устройство 1 в режим считывания.

При нулевом состоянии счетчика 7 номера отвода с прямого выхода дешифратора 13 нулевого состояния поступает сигнал на элемент И 8, разрешающий прохождение через него одиночно- jc считывания и само считьшание из опе- го импульса тактовой частоты, на ративного запоминающего устройства время присутствия которого оператив- 1 в буферные регистры 3,1-3.N повто- ное запоминающее устройство 1 уста- ряется N раз за один такт работы ли40

состояний счетчика 7 номера отвода с 1 до N.

Для нулевого состояния счетчика 7 номера отвода дешифратор 13 нулевого состояния запрещает прохождение тактовых импульсов на управляющий вход

формационные входы буферных регистров 3.1-3.N, запись в которых происвой частоты с выхода элемента И 8 при нулевом состоянии счетчика 7 номера отвода одновременно с записью в оперативное запоминающееся устройстмера с 1 до N буферные регистры 3.1- 3.N находятся в режиме хранения информации. Входы буферных регистров 3.1-3,N представляют собой отводы линии задержки, с которой снимают выходные сигналы.

Операция по определению адреса

новлено в режим записи и происходит запись входного сигнала в оперативное запоминающее устройство 1. При состояниях счетчика 7 номера отвода от 1 до N вычитатель 15 последовательно во времени формирует N адресов считывания из оперативного запоминающего устройства 1 сигнала, записанного в него. Оперативное запоминающее устройство 1 в соответствии с вычисленными адресами вырабатывает

06753

N сигналов, соответствующих сигналам на отводах на текущем такте работы линии задержки. Двоичное слово с выхода оперативного запоминающего устройства 1 поступает на коммутатор 2, необходимый для повышения нагрузочной способности оперативного запоминающего устройства 1 и для коммутации поступающих на его вход параллельных двоичных сигналов последовательно в буферные регистры 3.1 - 3.N. Коммутация осуществляется тактовыми импульсами управления с выхода делителя

10

6 частоты, проходящими через элемент И 9 при наличии сигнала разрещения, поступающего,с инверсного выхода дещифратора 13 нулевого состояния для коммутатора 2 и его переключения не происходит. Параллельный код с выхо- дов коммутатора 2 поступает на ин- ходит при поступлении на их управляю- щие входы одиночного импульса такто-

состояний счетчика 7 номера отвода с 1 до N.

Для нулевого состояния счетчика 7 номера отвода дешифратор 13 нулевого состояния запрещает прохождение тактовых импульсов на управляющий вход

6 частоты, проходящими через элемент И 9 при наличии сигнала разрещения, поступающего,с инверсного выхода дещифратора 13 нулевого состояния для коммутатора 2 и его переключения не происходит. Параллельный код с выхо- дов коммутатора 2 поступает на ин- ходит при поступлении на их управляю- щие входы одиночного импульса такто-

формационные входы буферных регистров 3.1-3.N, запись в которых проис6 частоты, проходящими через элемент И 9 при наличии сигнала разрещения, поступающего,с инверсного выхода дещифратора 13 нулевого состояния для коммутатора 2 и его переключения не происходит. Параллельный код с выхо- дов коммутатора 2 поступает на ин- ходит при поступлении на их управляю- щие входы одиночного импульса такто-

во 1 следующего значения входного сигнала. При состоянии счетчика 7 но-

вой частоты с выхода элемента И 8 при нулевом состоянии счетчика 7 номера отвода одновременно с записью в оперативное запоминающееся устройство 1 следующего значения входного сигнала. При состоянии счетчика 7 но-

считывания и само считьшание из опе- ративного запоминающего устройства 1 в буферные регистры 3,1-3.N повто- ряется N раз за один такт работы ли

мера с 1 до N буферные регистры 3.1- 3.N находятся в режиме хранения информации. Входы буферных регистров 3.1-3,N представляют собой отводы линии задержки, с которой снимают выходные сигналы.

Операция по определению адреса

НИИ задержки. Длительность одного такта равна N периодам импульсов делителя 6 частоты. N-й тактовый импульс, поступй я на счетчик 7 отвода, переводит его из N-ro состояния в нулевое, при этом формируется импульс переполнения, поступающий на счетный вход счетчика 14 текущего адреса записи и переводящий его в следующее положение (т+1). При новом положении

счетчика 7 номера отвода в вычитате- ле 15 из кода, поступающего из счетчика 14, вычитается нулевой код, считанный с первого оперативного запоминающего устройства 17 (либо из второго оперативного запоминающего устройства 18) требуемого значения задержки. Б этом такте на выходе формирователя 10 случайных времен задержек появляется нулевой код, вследствие чего информация на Bfjxo- де сумматора остается нулевой„ Результат на выходе вычитателя 15 является адресом записи входного сигнала для данного такта. Далее работа линии циклически повтояется М раз, т.е. до момента заполнения счетчика 14 текущего адреса записи, после чего М+1 импульс на входе счетчика 14 текущего адреса записи переводит его в нулевое состояние и запись входного сигнала опять идет с О до М ячеек памяти

Во время функционирования линии задержки к второму оперативному запоминающему устройству 18, находящемуся В третьем состоянии по выходу, осуществляется прямой доступ через второй мультиплексор 2 независимо от состояния счетчика 7 номера от- водя. Это позволяет производить произвольную перезапись кодов задержек во втором оперативном запоминающем устройстве 18 и сопрягать данную ли- нию задержки практически с любым устройством записи кодов задержек, в том числе и микропроцессорным„ Единственным условием является то, чтобы общее время перезаписи кодов задерже во второе оперативное запоминающее устройство 18 не превышало времени функционирования линии задержки с кодами задержек, записаиньми в первом оперативном запоминающем устройстве 17.

При изменении на входе управления блока 4 управления уровня напряжения с низкого на высокий первьй 11 и второй 2 мультиплексоры подключают первые свои входы к выходу, первое оперативное запоминающее устройство 17 переключается в режим записи с третьим состоянием по выходу, а второе оперативное запоминающее устройство 18 - в режим считывания кодов задержек по адресам, поступающим со счетчика 7 номера отвода через второй мультиплексор 12. Первое опе

ративное запоминающее устройство, таким образом, готово к перезаписи кодов задержек.

Емкость оперативного запоминаюпе- го устройства 1 с произвольной выборкой при параллельной к-разрядной записи входных данных выбирается из следующих соображений:

, i-T,

где М

- количество ячеек памяти;

требуемая максимальная

задержка;

- период тактовых импульсов на вьгходе делителя частоты, равньй периоду следования входной информации. Таким образом, диапазон изменения задержек на отводах линии лежит в пределах от Туц до . М с шагом дискретности Т, . Закон изменения задержки в указанном диапазоне определяется средними значениями коэффициентов, хранящихся в одном из двух оперативных запоминающих устройств блока управления, и коэффициентами, формируемыми формирователем случайных времен задержки, и может быть выбран любым с точностью до .

Формула изобретения

Программируемая линия задержки, содержащая блок управления,оперативное запоминающее устройство с произвольной выборкой, информационный вход которого является входом устройства, а адресные входы и входы управления подключены соответственно к адресным и к первому управляющему выходам блока управления, коммутатор, информационный вход которого подключен к выходу оперативного запоминающего устройства, управляющий - к второму управляющему выходу блока управления, а выходы соединены с входами соответствующих буферных регистров, выходы которых являются выходами устройства, а управляющие входы подключены к первому управляющему выходу блока управления, причем блок управления содержит генератор тактовых импульсов, первы11 и второй элементы И, выходы которых являются соответственно первым и вторым управляющими выкодами блока уп вления, а первые входы которых подключены соответственно к

прямому и иипнрсис)му выходам дешифратора нулевого состояния, входы которого соединены с выходами счетчи ка номера отвода,вычитатель, первые входы которого через счетчик текущего адреса записи соединены с выходом переполнения счетчика номера отвода, регистр,входы которого подключены к выходам вычитателя, а выходы являются адресными выходами блока управления, о тличающая- с я тем, что, с целью расгаирения области применения за счет обеспечения оперативного управления значениями задержек выходных сигналов и обеспечения режима флуктуации значений задержек выходных сигналов на каждом независимом отводе линии задержки, в блок управления введены первое и второе оперативные запоми- |нающие устройства, выходы которых объединены и подключены к первым входам сумматора, адресные входы - к выходам соответственно первого и второго мультиплексоров, а объединенные информационные входы являются информационными входами блока управления.

067538

выходы суммлторл сослиисим с птормми входами Рычитателя, а вторые нходы - с выходами формирователя случайных времен задержек, адресные пходы которого подключены к выходам счетчика номера отвода, а тактопьш вход - к выходу генератора тактовых импульсов и входу делителя частоты, подключен- 1Q ного выходом к счетному входу свет- чика номера отвода к вторым входам первого и второго элементов И, первые входы первого мультиплексора объединены с вторыми вхсГЦами второго

15 мультиплексора и являются адресными

входами блока управления, вторые входы первого мультиплексора объединены с первыми входами второго мультиплексора и соединены с выходами счет- 2Q чика номера отвода, управляющие входы мультиплексоров объединены и подключены к управляющему входу первого оперативного запоминающего устройства, который одновременно является

25 управляющим входом блока управления,

и через инвертор - к управляющему входу второго оперативного запом1-1наю- щего устройства