Цифровой частотно-фазовый дискриминатор Советский патент 1984 года по МПК H03D13/00 

f

Изобретение относится к радиотехнике и может использоваться в цифровых системах фазовой автоподстройки частоты (ФАПЧ).

Известен фазовый дискриминатор, содержагций два канала, последовательно соединенные формирователь импульсов, первый элемент И, второй элемент И, триггер, причем выход формирователя импульсов каждого канала подключен к соответствующему входу дополнительного триггера, сооветствующий выход которого подключе к второму входу первого элемента И каждого канала, а второй вход триггера одного канала соединен с выходом, первого элемента И другого канала, а выход триггера одного канала подключен к второму входу второго элемента И другого канала, причем выход триггера одного канала подключен к одному входу элемента И-НЕ непосредственно, а выход триггера второго канала подключен к второму входу элемента И-НЕ через дополнительный элемент И-НЕ, к другому входу которого подключен прямой выход дополнительного триггера lj .

Недостатком этого фазового дискриминатора является низкая помехоустойчивость, так как при периодическом пропадании сигнала на входе фазового дискриминатора, вызванного например, глубокими амплитудными флуктуациями, происходят ложные переходы из режима сравнения фаз в режим сравнения частот. Кроме того, такой фазовый дискриминатор с последовательностью широтногмодулированных импульсов на выходе не обеспечивает подавление гармоник частоты опоры.

Наиболее близким к предложенному техническому решению является цифровой частотно-фазовый дискриминатор, содержащий два RS-триггера, три элемента И-НЕ, счетчик, статический регистр, элемент ИСКЛЮЧАЮЩЕЕ ШШ, формирователь коротких иМпульсов, три элемента ИЛИ, и блок з прета, причем вход установки является входом опорных сигналов, счетный вход счетчика является входом счетных импульсов, а выходы счетчика соединены с К входами статического регистра, вход записи которого является входом цифрового частотнофазового дискриминатора, а входы m старших разрядов - с ш входами эле178242

мента ИСКЛЮЧАЮЩЕЕ ИДИ, ()-й вход которого соединен с прямым выходом (К+1)-го знакового разряда статического регистра, с входом формирова5 теля коротких импульсов и первым входом первого элемента ИЛИ, второй вход которого соединен с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, с первым входом первого элемента И-НЕ и с

10 первым входом второго элемента ИЖ, второй вход которого соединен с инверсным выходом (К+1)-го знакового разряда статического регистра и первым входом третьего элемента ИЛИ, i

15 причем выход формирователя коротких импульсов соединен с вторым входом первого элемента И-НЕ, выход .которого соединен с R-входом первого R6 триггера,5 -вход которого соединен с

0 выходом первого элемента ШШ, третий вход которого соединен с выходом второго RS-триггера,5-вход которого соединен с прямым выходом второго элемента ИЛИ, третий вход которого

5 соединен с прямым выходом первого Я5-триггера, инверсньй выход которого соединен с первым входом второго элемента И-НЕ, второй вход которого соединен с инверсным выходом второго

Q RS-триггера и первым входом третьего элемента Й-НЕ, второй вход которого соединен с выходом третьего элемента ИЛИ, второй вход которого соединен с выходом второго элемента И-НЕ и управляющим входом блока запрета, информационные входы которого соединены с выходами k разрядов статического регистра, причем выходы блока запрета и второго элемента И-НЕ явля.. ются информационными выходами цифрового частотно-фазового дискриминатора, а выход третьего элемента И-НЕ является выходом знакового разряда, при этом выход первого элемента И-НЕ соединен с R -входом второго RS-триггера И.

Однако известный частотно-фазовый дискриминатор имеет недостаточный коэффициент передачи.

Цель изобретения - повьшение ко0 эффициента передачи.

Эта цель достигается тем, что в цифровой частотно-фазовый дискриминатор, содержащий дваКЗ -триггера, три элемента И-НЕ, счетчик, статичес5 кий регистр, элемент ИСКПЮЧАКЯЦЕЕ ШШ, формирователь коротких импульсов, три элемента ИЛИ и блок запрета, причем вход установки нуля счетчика является входом опорных сигналов, а счетный вход счетчика является входо Учетных импульсов, выходы счетчика соединены с k входами статического регистра, вход записи которого являе ся входом цифрового частотно-Фазового дискриминатора,, а выходы тп старших разрядов - cm -входами элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, (т+1)-:й вход котр.рого соединен с прямым выходом (К+1)-г знакового разряда статического регистра, с входом формирователя коротких импульсов и первым входом пер вого элемента ИЛИ, второй вход которого соединен с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, с первым входом пер вого элемента И-НЕ и с первым входом второго элемента ИЛИ, второй вхо которого соединен с инверсным выходом (К+1)-го знакового разряда статического регистра и первым входом третьего элемента ИЛИ, . причем выход формирователя коротких импульсов соединен с вторым входом первого эле мента И-НЕ, выход которого соединен с 8 -входом первого R5-триггера, 5-вход которого соединен с выходом первого элемента ИЛИ, третий вход которого соединен с прямым выходом второго RS-триггера,5-вход которого соединен с выходом второго элемента ИЛИ, третий вход которого соединен с прямым выходом первого R5-триггера инверсный выход которого соединен с первым входом второго элемента И-НЕ, второй вход которого соединен с инверсным выходом второго RS -триггера и вторым входом третьего элемента И-НЕ, второй вход которого соединен с выходом третьего элемента ИЛИ, вто рой вход которого соединен с выходом второго элемента И-НЕ и управляющим входом блока запрета, информационные входы которого соединены с выходами k разрядов статического регистра, причем вьпсоды блока запрета и второго элемента И-НЕ являются информационными выходами цифрового час тотно-фазового дискриминатора, а выход третьего элемента И-НЕ является выходом знакового разряда, введены дополнительный формирователь коротких импульсов и четвертый элемент И-НЕ, причем инверсный выход(K-tD-ro знакового разряда статического регистра соединен через до полнительный формирователь коротких импульсов с первым входом четвертого элемента И-НЕ, второй вход которого соединен с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, а выход - с R -входом второго R5-триггера. На чертеже прибедена структурная электрическая схема предложенного цифрового частотно-фазового дискриминатора. Цифровой частотно-фазовый дискриминатор содержит счетчик 1, вход 2 счетных импульсов, 3 опорных сигналов, статический регистр 4, вход 5 входных сигналов, элемент ИСКЛЮЧАЩЕЕ, ИЛИ 6, формирователь 7 коротких импульсов, первый, второй, третий элементы ИЛИ 8-10, блок 11 запрета, первый, второй R5-триггеры 12 и 13, первый, второй, третий, четвертый элементы И-НЕ 14-17, дополнительный формирователь 18 коротких импульсов. Цифровой частотно-фазовый дискриминатор работает следующим образом. . Опорными сигналами, поступающими от входа 3 на вход установки нуля счетчика 1, на выходах последнеro устанавливаются нули. На счетный вход счетчика 1 по входу 2 поступают счетные импульсы. При этом частота счетнык импульсов определяется 2f 7 -1 j к выражением if.. -,р где 2 -1 емкость счетчика 1, Т - период опорных сигналов. В момент прихода по входу 5 входного импульса на вход 3 информация из счетчика 1 записывается в статический регистр 4. Если частота входных импульсов, поступающих по входу 5, больше частоты опорных сигналов, поступающих по входу 3 (igx on разность фаз этих сигналов убывает от цикла к циклу и достигает нижнего порога . в момент времени, когда количество счетных импульсов, записанных в статический регистр 4, буде- удорлетворять неравенству W 2 72-2 В этом случае в п старших и (К+1)-м знаковом разряде статического регистра 4 будут нули. Нуль появится на выходе элемента ИСКЛЮЧАЮП1ЕЕ ИЛИ 6 и через открытый первый элемент ИЛИ 8 на5 -входе (установка в 1) первого RS -триггера 12. Первый 6-три ггер 12 включится и закроет второй элемент ИЛИ У, исключив включение второго RS-триггера 13 до сброса первого i S-триггера 12. На выходе третьего элемента ИЛИ 10 будет 1, 5 на выкоде третьего элемента И-НЕ 16 т.е. на выходе знакового разряда, будет О, на выходе второго элемента И-НЕ 15, т.е. в старшем разряде выходного кода,tбудет t которая отключит младшие разряды выходного кода, поступающего через блок 11 за прета. Сброс первого RS -триггера 12 про изойдет, когда 0 станет меньше1огт при переключении знакового разряда статического регистра 4 на линейном участке характеристики цифрового частотно-фазового дискриминатора, когда в статическом регистре 4 зна ковый разряд (К+1) переключится с О на 1 (передний фронт) и в w старших разрядах появится хотя бы один нуль. В этом случае с выхода формирователя 7, работающего по переднему фронту, через открытый первый элемент И-НЕ 14 короткий импуль пройдет на R -вход R5 -триггера 12 и установит его в состояние О (выключено) , при этом в старшем разряде вь ходного кода появляется нуль, который включает младшие разряды вы ходного кода, поступающего через блок 11 запрета. Таким образом формируется одна полярность частотной дискриминационной характеристи ки. Если частота входных импульсов меньше частоты опорных импульсов () то разность фаз этих сигналов возрастает от цикла к циклу. Верхний порог удо,влетворяет неравенству N .Z 2 , что соответ ствует появлению единиц в m старших и (К+1)-м знаковом разряде стати4ческого регистра 4. В этом случае второй R5 гтриггер 13 включен, а первый R5 -триггер 12 выключен. В старшем разряде выходного кода и в знаковом разряде устанавливается 1, младшие разряды выходного кода отключены. Сброс RS-триггера 13 произойдет, когда ign станет больше ig при переключении инверсного знакового разряда статического регистра 4 на линейном участке характеристики цифрового частотно-фазового дискриминатора, когда инверсный знаковый на 1 (перяд переключится с редний фронт) и в старших разрядах появится хотя бы одна 1, ВЭТом случае с выхода дополнительного формирователя 18, работающего по переднему фронту, через открытый четвертый элемент И-НЕ 17 короткий импульс пройдет на R-вход второго R S-триггера 13 и установит его в состояние О (выключено), при этом в старшем разряде выходного кода появится нуль, который включает младшие разряды выходного кода, поступающего через блок 11 запрета. Таким образом формируется другая полярность частотной характеристики. Предлагаемый цифровой частотнофазовый дискриминатор обладает более высоким быстродействием за счет отсутствия сбросов выходной информации и фиксации максимального ее значения в режиме сравнения частот и более высоким коэффициентом передачи. Использование изобретений позволит по сравнению с известным значительно повысить быстродействие цепи фазовой автоподстройки частоты,,за счет более быстрой обработки информации.

l

1

г

ц

Li

ПП ч I j III

ТгПл

ЦИФРОВОЙ ЧАСТОТНО-ФАЗОВЫЙ ДИСКРИМИНАТОР, содержащий два RS триггера, три элемента И-НЕ, счетчик, статический регистр, элемент ИСКЛЮЧАЩЕЕ ИЛИ, формирователь коротких импульсов, три элемента ИЛИ и блок запрета, причем вход установки нуля счетчика является входом опорных сигналов, а счетный вход счетчика . является входом счетных импульсов, выходы счетчика соединены с К входами статического регистра, вход записи которого является входом цифрового частотно-фазового дискриминатора, а выходы гп старших разрядов - с m входами элемента ИСКПЮЧАЩЕЕ ИЖ, (гп+1)-й вход которого соединен с прямым выходом (К+1)-го знакового разряда статического регистра, с входом формирователя коротких импульсов и первым входом первого элемента ИЛИ, второй вход которого соединен с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, с первым входом первого элемента И-НЕ и с первым входом второго элемента ИЛИ, второй вход которого соединен с инверсным выходом (К+1)-го знакового разряда статического регистра и первым входом третьего элемента ШШ, причем выход формирователя коротких импульсов соединен с вторым входом элемента И-НЕ, выход которого соединен с R-входов перво. го R5-триггера, S-вход которого сое.динен с выходом первого элемента ИЛИ, третий вход которого соединен с прямым выходом второгоRS-триггера, S-вход которого соединен с выходом второго элемента ШШ, третий вход которого соединен с прямым выходом nepBoroRS- триггера, инверсный выход которого соединен с первым входом второго элемента И-НЕ, второй вход которого соединен с -инверсным выходом второго Я 5-триггера и первым входом третьего элемента И-НЕ, вто- j рой вход которого соединен с выходом элемента ИЛИ, второй вход которого C/J соединен с выходом второго элемента И-НЕ и управляющим входом блока запрета, йнформадионные входы которого соединены с выходами К разрядов статического регистра, причем выходы блока запрета и второго элемента И-НЕ являются информационными выходами частотно-фазового дискриминатора, а выход третьего элемента И-НЕ является выходом знакового разряда, о т л и ч а ю щ и и с я тем, что, с целью повышения коэффициента передачи, введены дополнительный формирователь коротких импульсов и четвертый элемент И-НЕ, причем инверсный выход (К+1)-го знакового разряда статического регистра соединен через дополнительный формирователь коротких импульсов с первым входом четвертого элемента И-НЕ, второй вход которого соединен с выходом элемент а ИСКЛЮЧАЮЩЕЕ ШШ, выход -с R-входом второгоК&-триггера.