Цифровой частотно-фазовый дискриминатор Советский патент 1993 года по МПК H03D13/00 

Изобретение относится к радиотехнике, в частности к радиоавтоматике и импульсной технике. Изобретение может быть использовано в цифровых системах фазовой автоподстройки частоты.

Целью изобретения является повышение стабильности и сокращение времени перехода из режима сравнения частот в режим сравнения фаз.

На фиг. 1 приведена структурная электрическая схема цифрового частотно-фазового дискриминатора; на фиг. 2 приведены временные диаграммы, поясняющие его работу: а - временная диаграмма выходного кода ЦЧФД, б - временная диаграмма выхода i-ro разряда статического регистра, в - временная диаграмма выхода (t + 1)-го разряда статического регистра, г - временная диаграмма инверсного выхода (i +1)-ro разряда статического регистра, д - временная диаграмма выхода четвертого D-триггера, е

- временная диаграмма выхода К-го разряда статического регистра, ж - временная диаграмма выхода (К + 1)-го разряда статического регистра, з - временная диаграмма инверсного выхода (К + 1)-го разряда статического регистра, и - временная диаграмма выхода третьего D-триггера, к - временная диаграмма выхода первого D-триггера, л - временная диаграмма выхода второго D- триггера, м - временная диаграмма инверсного выхода пятого D-триггера, н - временная диаграмма инверсного выхода шестого D-триггера, о - временная диаграмма выхода первого элемента И-НЕ, п - временная диаграмма выхода второго элемента И-НЕ, р - временная диаграмма выхода третьего элемента И-НЕ.

Цифровой частотно-фазовый детектор (фиг. 1) содержит счетчик 1, вход опорных импульсов 2, вход счетных импульсов 3. блок привязки импульсов входного сигнала

СО

с

оо ю о

1ЧЭ

ю

к счетным импульсам (БП) 4, вход импульсов входного сигнала 5, статический регистр б, блок запрета 7, два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 8. 9, шесть D-триггеров 10-15, элемент ИЛИ 16 и три элемента И-НЕ 17-19. Вход обнуления R и счетный вход Т счетчика 1 являются соответственно входами опорных 2 и счетных 3 импульсов. Первый и второй входы БП 4 соединены соответственно со входом 5 цифрового частотно-фазового дискриминатора и входом 3 счетных импульсов. Первый выход БП 4 соединен с С-входами третьего D-трмггера 10 и четвертого D-триггера 11. Второй выход БП 4 соединен с С-входом записи информации регистра 6, информационные входы которого соединены с соответствующими выходами счетчика 1. выходы К разрядов статического регистра 6 соединены с входами блока запрета 7, в выходы К-ro и 1-го разрядов статического регистра 7 соединены с первыми входами соответственно первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 8 и второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 9. Выход элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 8 и 9 соединены с О-входа м соответственно третьего D-триггера 10 и четвертого D-триггера 11. Выход третьего D-триггера 10 соединены с D-входами первого О-трмггера 12 и второго D-триггера 13, С-вход первого D- триггера 12 соединен с выходом (К + 1}-го знакового разряда статического регистра 7. Инверсный выход (К + 1)-го знакового разряда статического регистра 7 соединен с вторым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 8, с С-выходом второго D-триггера 13 и первым входом элемента ИЛ И 16. Выход четвертого D-триггера 11 соединен с D-входами пятого D-триггера 14 и шестого D-триггера 15, С-вход пятого D-триггера 14 соединен с выходом (i + 1)-го разряда статического регистра 7. Инверсный выход (i + 1)-ro разряда статического регистра 7 соединен с вторым входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 9 и с С-входом шестого D-триггера 15. Прямой выход первого D-триггера 12 соединен с первым входом первого элемента И-НЕ 17 и инверсным R-входом шестого D-триггера 15. Прямой выход второго D-триггера 13 соединен с вторым входом первого элемента И-НЕ 17 и инверсным R-входом пятого D- триггера 14. Выход первого элемента И-НЕ 17 соединен с инверсным R-входом первого D-триггера 12 и второго D-триггера 13. Инверсные выходы пятого D-триггера 14 и ще- стого D-триггера 15 соединены с инверснь:ми 8-0ходамй соответственно первого D-триггера 12 и второго D-триггера 13. Инверсные выходы первого О-триггера

0

5

0

5

0

5

0

5

0

5

12 и второго D-триггера 13 соединены соответственно с первым и вторым входами второго элемента И-НЕ 18, выход которого соединен с управляющим входом блока запрета 7 и вторым входом элемента ИЛИ 16. Выход элемента ИЛИ 16 соединен с первым входом третьего элемента И-НЕ 19, второй вход третьего элемента И-НЕ 19 соединен с инверсным выходом второго D-триггера 13. Выход третьего элемента И-НЕ 19 является выходом знакового разряда цифрового частотно-фазового дискриминатора. Выход второго элемента И-НЕ 18 и выход блока запрета 7 являются выходами значащих разрядов цифрового частотно-фазового дискриминатора.

Предлагаемый цифровой частотно-фазовый дискриминатор работает следующим образом.

Опорные импульсы, поступающие от входа 2 на вход R установки нуля счетчика 1, увеличивают О на его выходных разрядах. На счетный вход Т счетчика 1 от входа 3 поступает непрерывная последовательность счетных импульсов, под воздействием которых изменяются состояния выходных разрядов счетчика 1. При этом частота счетных импульсов определяется выражением: 2к-И

сч -

-1

iK+1

т

где 2 -1 - емкость счетчика 1; Т - период опорных импульсов.

БП 4, на который поступает последовательность счетных импульсов обеспечивает выделение на первом выходе первого целого счетного импульса, а на втором выходе - второго целого счетного импульса, следующих за импульсом входного сигнала, по- ступающего по входу 5 цифрового частотно-фазового дискриминатора.

Следующие за импульсом входного сигнала первый целый счетный импульс осуществляет запись состояний выходов первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ.8 и второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 9 соответственно в третий D-триггер 10 и четвертый D-триггер 11, а второй целый счетный импульс осуществляет запись состояний выходных разрядов счетчика 1 в статический регистр 6. На выходе этого регистра формируется двоичный код, величина N которого пропорциональная разности фаз входного и опорного импульсов.

В режиме синхронизма, когда разность фаз импульсов входного и опорного сигнала переходит через л (что соответствует нулевому значению фазовой характеристики ЦЧФД), происходит переключение выхода (К + 1)hro знакового разряда статического

регистра 6 из Г в О или из О в Г в зависимости от направления изменения разности фаз входного и опорного сигнала. Одновременно осуществляется переключение К младших выходных разрядов статического регистра 6 соответственно из нулевых значений в единичные или из единичных в нулевые в зависимости от направления изменения разности фаз импульсов входного и опорного сигналов. В этом случае в результате состязания фронтов сигналов на входах первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 8 появляется импульсная помеха единичного уровня. Однако последовательная запись сначала состояния выхода первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 8 в третий D-триггер 10, а затем состояний выходных разрядов счетчика 1 в статический регистр 6, осуществляемая с помощью выходных импульсов БП 4, поступающих за импульсом входного сигнала, исключает возможность включения первого D-триггера 12 или второго D-триггера 13 от импульсной помехи единичного уровня.

Если частота импульсов входного сигнала, поступающих по входу 5 больше частоты опорных импульсов, поступающих по входу 2 (fBx ton), то разность фаз этих сигналов убывает от цикла к циклу в направлении от 2 тг до О, одновременно убывает и величина двоичного кода N на выходе цифрового частотно-фазового дискриминатора (фиг. 2а). Когда разность фаз входного и опорного сигналов достигает в момент времени ti значения 0°, а величина двоичного кода на выходе ЦЧФД - значения Мобр.мэкс. происходит скачкообразное изменение разности фаз входных сигналов от 0° до 2 тг . Одновременно происходит переключение (К+1)- го знакового разряда статического регистра 6 из О в 1 (фиг. 2ж), с помощью которого осуществляется запись 1 с выхода третьего D-триггера 10 (фиг. 2и) в первый D-триггер 12.

Временная диаграмма третьего D-триггера 10 (фиг. 2и) формируется с помощью элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 8, на входы которого поступают сигналы с выхода К-го (фиг. 2е) и инверсного выхода (К+1)-го (фиг. 2з) разрядов статического регистра 6. На прямом выходе Д-триггера 12 появляется 1 (фиг. 2к), а на инверсном - О, что вызывает появление Г на выходе второго элемента И-НЕ 18 (фиг 2п), т.е. в старшем значащем разряде выходного кода ЦЧФД. Эта 1 отключит младшие значащие разряды выходного кода ЦЧФД, поступающего через блок запрета 7, и удержит Г на выходе элемента ИЛИ 16. На выходе третьего

элемента И-НЕ 19. т.е. в знаковом разряде выходного кода ЦЧФД установится О (фиг. 2р). ЦЧФД перешел в режим сравнения частот со знаком О.

В режиме сравнения частот 1 с прямого выхода первого D-триггера 12, поступая на инверсный R-вход шестого D-триггера 15, снимает его обнуление. Приуменьшении частотной расстройки уменьшается скорость изменения разности фаз входного и опорного сигналов и в момент времени t2 частоты входного и опорного сигналов становятся равными по величине, скорость изменения разности фаз равна нулю, после

чего меняется знак разности частот и начинает возрастать от цикла к циклу разность фаз входного и опорного сигналов в направлении от 0 до 2 л: .В момент времени t2 происходит скачкообразный сдвиг фазы на

п сигнала на выходе четвертого D-триггера 11 (фиг. 2д) относительно сигнала с инверсного выхода (i+1)-ro разряда (фиг. 2г) статического регистра 6, которые поступают соответственно на D- и С-входы шестого

D-триггера 15. Временная диаграмма выхода четвертого D-триггера 11 (фиг. 2д) формируется с помощью элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 9, на выходы которого поступают сигналы с выхода i-ro (фиг. 26)

и инверсного выхода (i+1}-ro (фиг. 2г) разрядов статического регистра 6. В момент времени т.3 происходит переключение инверсного выхода (+1}-го разряда статического регистра б из О в 1 (фиг. 2г), с

помощью которого осуществляется запись 1 с выхода четвертого D-триггера 11 (фиг. 2д)в шестой D-триггер 15. Нулевой импульс с инверсного выхода шестого D-триггера 15 (фиг. 2н), воздействуя на инверсный S-вход

второго D-триггера 13. устанавливает на его выходе 1 (фиг. 2л). Единичные уровни на выходах первого элемента И-НЕ 17, вызывают появление импульса нулевого уровня на его выходе, с помощью которого осуществляется выключение сначала D-триггеров 12 и 13, а затем шестого D-триггера 15. На выходе второго элемента И-НЕ 18 (фиг. 2п) появляется О, а на выходе третьего элемента И-НЕ 19 (фиг. 2р) - 1. Происходит

выключение режима сравнения частот. ЦЧФД переходит в режим сравнения фаз и устанавливает режим синхронизма.

В режиме сравнения частот на интервале ti...t3J многократно осуществляется переключение i младших выходных разрядов статического регистра 6 из нулевых значений в единичные или из единичных в нулевые в зависимости от направления изменения разности фаз импульсов входного и опорного сигналов. В этом случае в результате состязания фронтов сигналов на входах второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 9 появляется импульсная помеха единичного уровня, которая может вызвать ложный переход мз режима сравнения частот в режим сравнения фаз. Однако последовательная запись сначала состояния выхода второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 9 в четвертый D-триггер 11, а затем состояний выходных разрядов счетчика 1 в статический регистр б, осуществляемая с помощью выходных импульсов БП 4, поступающих за импульсом входного сигнала, включает возможность включения от импульсной помехи единичного уровня шестого D-триггера 15 или пятого D-триггера 14 в зависимости от направления изменения разности фаз входных сигналов.

Аналогично происходит работа ЦЧФД, когда частота входных импульсов меньше опорных (fex ton). Только в этом случае разность фаз входных сигналов сначала увеличивается от цикла к циклу в направлении от 0 до 2 л и переход в режим сравнения частот осуществляется после включения второго D-триггера 13, а переход в режим сравнения фаз происходит после изменения знака разности частот, когда начинает уменьшаться от цикла к циклу разность фаз входных и опорных сигналов в направлении от 2 п до 0. В этом момент происходит скачкообразный сдвиг фазы на лхигналэ на выходе четвертого D-триггера 11 относительно сигнала с выхода (i+1)-ro разряда статического регистра б, которые поступают соответственно на D- и С-входы пятого D- триггера 14.

Временные диаграммы выхода четвертого D-трштера 11 и выхода {i+1)-ro разряда статического регистра 6 соответствуют диаграммам, приведенным на фиг. 2дифиг. 2в на интервале ti...t2J. Включается пятый D- триггер 14 и нулевой импульс с его инверсного выхода, воздействуя на инверсный S-вход первого D-триггера 12, устанавливает на его выходе 1, Единичные уровни на входах первого элемента И-НЕ 17 вызывают появление импульса нулевого уровня на его выходе, с помощью которого осуществляется выключение сначала D-триггеров 12 и 13, а затем пятого D-триггера 14, Происходит выключение режима сравнения частот. ЦЧФД переходит в режим сравнения фаз, Выключение режима сравнения частот в предлагаемом дискриминаторе осуществляется в непосредственной близости от момента равенства частот входного и опорного сигналов, что приводит к значительному сокращению времени перехода из режима сравнения частот в режим сравнения фаз.

Значение i должно находится в пределах 1 i К-1, причем уменьшение I благоприятно сказывается на сокращении времени перехода из режима сравнения частот в режиме сравнения фаз.

Использование изобретения позволит

0 по сравнению с известным уменьшить длительность и амплитуду выброса фазовой ошибки и, следовательно, увеличить быстродействие систем частотно-фазовой автоподстройки частоты.

5 По данному техническому предложению изготовлен макет цифрового частотно- фазового дискриминатора. Были проведены его испытания. Результаты испытаний положительные.

0 Формула изобретения

Цифровой частотно-фазовый дискриминатор, содержащий последовательно соединенные счетчик, вход и выход сброса которого являются соответственно входом

5 счетных импульсов и входом опорных импульсов, статический регистр и блок запрета, первый и второй D-триггеры, D-входы которых объединены, С-входы подключены соответственно к прямому и инверсному вы0 ходам (К-Н)-го знакового разряда статического регистра, первый элемент И-НЕ, входы которого подключены к прямым выходам первого и второго D-триггеров, а выход - к инверсным R-входам первого и второго

5 О триггеров, второй элемент И-НЕ, вход которого подключены к инверсным выходам первого и второго D-триггеров, последовательно соединенные элемент ИЛИ, входы которого подключены к инверсному выходу

0 (К-М)-го знакового разряда статического регистра и выходу второго элемента И-НЕ, и третий элемент И-НЕ, другой вход которого подключен к инверсному выходу второго D- триггера, а также первый элемент ИСКЛЮ5 ЧАЮЩЕЕ ИЛИ, один вход которого и вход управления блока запреты подключены к инверсному выходу (К+1)-го знакового разряда статического регистра, выход блока за- прета и выход второго элемента И-НЕ

0 являются выходами значащих разрядов цифрового частотно-фазового дискриминатора, а выход третьего элемента И-НЕ - его выходом знакового разряда, отличающийся тем, что , с целью повышения стабильности и со5 кращения времени перехода из режима сравнения частот в режиме сравнения фаз, в него введены третий D-триггер. включенный между выходом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, другой вход которого подключен к выходу К-ro разряда статического регистpa, и объединенными D-входами первого и второго D-триггеров, последовательно соединенные второй элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, входы которого подключены к выходу 1-го, где (1 I К -1} и инверсному выходу (I + 1)-го разрядов статического регистра, и четвертый D-триггер, пятый и шестой D-триггеры, D-входы которых подключены к прямому выходу четвертого D-триггера, С- входы - к прямому и инверсному выходам (I + 1)-го разряда статического регистра, инверсные R-входы - к прямому и выходам

первого и второго D-триггеров, инверсные выходы пятого и шестого D-триггеров подключены к инверсным S-входам первого и второго D-триггеров соответственно, а также блок привязки импульсов входного сигнала к счетным импульсам, один вход которого подключен к входу счетных импульсов, другой является входом цифрового частотно-фазового дискриминатора, первый выход подключен к С-входам третьего и четвертого D-триггеров, а второй выход - к входу разрешения записи статического регистра.

Использование: радиотехника, цифровые системы фазовой автоподстройки частот. Сущность изобретения: цифровой частотно-фазовый дискриминатор содержит счетчик 1, блок 4 привязки импульсов входного сигнала и счетчик импульсов, статический регистр 8, блок запрета 7, два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 8, 9. D-тригге- ры 10-15 и три элемента И-НЕ 17-19. В устройстве обеспечивается последовательная запись состояний выходов первого и второго элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 8 и 9 соответственно в третий и четвертый D-триггеры 10 и 11, а затем запись состояний выходных разрядов счетчика 1 в статический регистр 6, что повышает стабильность работы. При этом обеспечивается выключение режима сравнения частот в непосредственной близости от момента равенства частот входного и опорного сигналов, что сокращает время перехода режима сравнения частот в режим сравнения фаз. 2 ил.

Фиг.{

/1

м

//

i

ft-..

Л

-/

Фиг.2