Способ фазовой автоподстройки частоты управляемого генератора и устройство для его осуществления Советский патент 1993 года по МПК H03L7/00 

источника подстраиваемого сигнала fn. При переключении с одной частоты на другую

(например, когда f0n разность фаз

сигналов источника эталонного сигнала 1 (фиг. 26) и источника подстраиваемого сигнала 3, (фиг. 2г) убывает от цикла к циклу в направлении от 2 л: до 0. Одновременно линейно уменьшается от цикла к циклу величина кода сигнала ошибки на выходе ста- тического регистра 17 (фиг. 2д) и следовательно уменьшается в сторону отрицательных значений напряжения сигнала ошибки на выходе цифроаналогового преобразователя 19. В момент времени ti раз- ность фаз опорного сигнала и источника подстраиваемого сигнала скачком изменяется от 0 до 2 л. В этот момент переключается знаковый разряд статического регистра 17 из О в 1 (фиг. 2е) и 1 с выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 7 (фиг. 2ж) переписывается в первый D-триг- гер 8. При срабатывании D-триггера 8 включается режим сравнения частот. На прямом выходе первого D-триггера 8 проявляется 1 (фиг. 2з), а на инверсном выходе - О. На выходе второго элемента И-НЕ 11 появится 1й, которая поступая на второй вход элемента ИЛИ 13 блокирует цепь знакового разряда на период действия режима срав- нения частот. Устройство переходит в режим сравнения частот со знаком О, который формируется на выходе третьего элемента И-НЕ 12.

Единичный уровень с выхода второго элемента И-НЕ 11 и нулевой уровень с выхода третьего элемента И-НЕ 12 поступая соответственно на первый и второй управляющие входы блока запрета 18 (фиг. 3) формируют О на выходах всех его информационных разрядов.

Нули всех информационных разрядов блока запрета 18 и нуль знакового разряда с выхода третьего элемента И-НЕ 12 поступая на соответствующие входы цифроана- логового преобразователя 19 формируют на его выходе максимальное отрицательное напряжение, которое воздействуя на актив- ный пропорционально-интегрирующий фильтр 2 вызывает линейное изменение его выходного напряжения. Под воздействием линейно изменяющегося выходного напряжения происходит перестройка частоты управляемого генератора 5 в сторону уменьшения частотной расстройки, что вы- зывает уменьшение скорости изменения разности фаз эталонного и подстраиваемого сигналов на интервале ti...t2 (см. пунктирную линию на фиг. 2д).

В момент времени г возникает равен; ство частот опорного сигнала и подстраиваемого сигнала т.к. скорость изменения разности фаз указанных сигналов равна 0.

В момент времени ts, когда на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 7 - по- прежнему 1, вновь происходит скачкообразное изменение разности фаз эталонного и подстраиваемого сигналов от 2 л до 0. Инверсный выход знакового разряда статического регистра 17 переключается из О в 1 (фиг. 2и), срабатывает второй D-триггер 9 и на его прямом выходе формируется 1 (фиг. 2к). которая поступая одновременно с Г первого D-триггера 8 (фиг. 2з) на выходы первого элемента И-НЕ 10 вызывает появление на его выходе нулевого импульса (фиг. 2л). При появлении нулевого импульса на выходе первого элемента И-НЕ 10 происходит сброс обоих D-триггеров 8 и 9 и запись выходного кода первого счетчика 15 во второй счетчик 16 (фиг. 26), что вызывает сдвиг фазы опорного сигнала на п. Устройство переходит из режима сравнения частот в режим сравнения фаз.

Под воздействием импульсов источника подстраиваемого сигнала 3, поступающих на вход записи статического регистра 17, на выходах последнего устанавливается нулевое значение кода сигнала ошибки, соответствующее середине характеристики частотно-фазового дискриминатора 4, где происходит захват сигнала устройством фазовой автоподстройки частоты.

Аналогичным образом происходит переключение выходной частоты, когда

fon тгг-. В этом случае разность фаз эталонного и подстраиваемого сигналов возрастает от цикла к циклу в направлении от 0 до 2 л. При скачкообразном изменении разности фаз эталонного и подстраиваемого сигналов от 2 л до 0 срабатывает второй D-триггер 9 за счет переключения инверсного выхода знакового разряда статического регистра 17 из О в 1. Устройство переходит в режим сравнения частот со знаком 1, который формируется на выходе третьего элемента И-НЕ. 12.

Единичные уровни с выходов второго элемента И-НЕ 11 и третьего элемента И- НЕ 12 поступая соответственно на первый и второй управляющие входы блока запрета 18 (фиг. 3) формируют 1 на выходах всех его информационных разрядов. Единичные уровни информационных выходов блока запрета 19 и единичный уровень знакового разряда с выхода третьего элемента И-НЕ 12 поступая на соответствующие входы

цифроаналогового преобразователя 19 формируют на его выходе максимальное положительное напряжение, которое воздействуя на управляемый генератор вызывает перестройку его частоты в сторону уменьшения частотной расстройки. После обратного скачка разности фаз эталонного и подстраиваемого сигнала от 0 до 2 п срабатывает первый D-триггер 8, за счет переключения прямого выхода знакового разряда статического регистра 17 из О в

Устройство переходит в режим сравнения фаз и захват сигнала также происходит в середине характеристики частотно-фазового дискриминатора.

Изменение напряжения сигнала ошибки от максимального значения до нуля и изменение знака сигнала ошибки в момент времени t4 (фиг. 2д) в предлагаемом устройстве, вызывает мгновенное изменение направления перестройки частоты источника подстраиваемого сигнала в сторону заданного значения, что, по сравнению с известным устройством (штрих-пунктирная линия), сокращает время перехода источника подстраиваемого сигнала с одной частоты на другую.

В предлагаемом способе фазовой автоподстройки частоты управляемого генератора в момент выхода из режима сравнения частот (в момент времени 14, фиг. 2д), когда разность фаз достигает значений 0 или 2 я, осуществляется калиброванный фазовый сдвиг фазы эталонного сигнала на п. В этом случае исключается начальная разность фаз эталонного и подстраиваемого сигналов, уменьшается выброс амплитуды фазовой ошибки,.что значительно сокращает длительность переходного процесса и повышает быстродействие устройств, реализованных таким способом.

Использование изобретения позволяет уменьшить в 1,5...2 раза время переключения кольца фазовой автоподстройки частоты с одной частоты на другую.

Формула изоб р ете ни я

1, Способ фазовой автоподстройки частоты управляемого генератора, заключающийся в том, что формируют сигнал ошибки пропорционально разности фаз опорного сигнала и сигнала управляемого генератора по пилообразному закону, сигнал ошибки в момент скачкообразного изменения разности фаз на 2 л фиксируют до момента обратного скачка разности фаз, полученным сигналом ошибки после интегрирования управляют частотой генератора, отличающийся тем, что, с целью повышения быстродействия, в момент обратного скачка разности фаз опорного сигнала и сигнала

управляемого генератора сдвигают фазу опорного сигнала на п.

2. Устройство фазовой автоподстройки частоты, содержащее последовательно включенные источник эталонного сигнала и

0 частотно-фазовый дискриминатор, включающий первый счетчик, статический регистр, блок запрета, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, первый и второй D-триггеры, элемент ИЛИ, первый, второй и третий элементы

5 И-НЁ, причем информационные выходы первого счетчика соединены с соответствующими входами статического регистра, информационные выходы статического регистра - с соответствующими входами

0 блока запрета, кроме того, информационный выход старшего разряда статического регистра соединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход знакового разряда статического регистра

5 соединен со счетным входом первого D- триггера, инверсный выход знакового разряда статического регистра соединен с вторым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, с первым входом элемента ИЛИ и со

0 счетным входом второго D-триггера,. выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с информационными входами первого и второго D-триггеров, прямые выходы которых соединены с входами первого элемента И5 НЕ, а инверсные выходы - с входами второго элемента И-НЕ, выход первого элемента Й-НЕ соединен с входами сброса первого и второго D-триггеров, выход второго элемента И-НЕ соединен с вторым входом элемен0 та ИЛИ и с первым управляющим входом блока запрета, выход элемента ИЛИ соединен с первым входом третьего элемента И- НЕ, второй вход которого подключен к инверсному выходу второго D-триггера, а

5 также источник подстраиваемого сигнала, выход которого соединен с вторым входом частотно-фазового дискриминатора, о т л и- ч а ю щее с я тем, что, с целью повышения быстродействия, в него введены активный

0 пропорционально-интегрирующий фильтр, выход которого подключен к входу источника перестраиваемого сигнала, а в частотно- фазовый дискриминатор введены второй счетчик, включенный между первым счетчи5 ком и статическим регистром, причем тактовый вход второго счетчика соединен с тактовым входом первого счетчика, инверс- ный вход записи второго счетчика с выходом первого элемента И-НЕ, формирователь короткого импульса, включенный между информэционным выходом старшего разряда второго счетчика и входом сброса первого счетчика, цифроаналоговый преобразователь, информационные входы которого сое-, динены с соответствующими выходами блока запрета, знаковый вход цифроанало- гового преобразователя соединен с вторым управляющим входом блока запрета и выходом третьего элемента И-НЕ, выход цифро- аналогового преобразователя является

выходом частотно-фазового дискриминатора и подключен к входу активного пропор- ционально-интегрирующего фильтра, источник подстраиваемого сигнала выполнен в виде последовательно соединенных управляемого генератора, вход которого является входом источника подстраиваемого сигнала, и делителя частоты, выход которого является выходом источника подстраиваемого сигнала.

1 П. П П П ПП П П П П П П П

ж

/ и

/г л

П П П П П

II I I J I

i i

Фиг.З