Анализатор спектра Советский патент 1984 года по МПК G06F17/00 G01R23/16 

1

Изобретение относится к специальным средствам вычислительной техники, предназначенным для спектральной обработки цифровых сигналов, аппроксимируемых прямоугольными сопряжениями по локальным экстремумам, дифференциальным порогам, клиппированных сигналов, и может использоваться при решении задач распознавания образцов, идентификации, диагностики.

Известно устройство для выполнения преобразования Хаара с разложением исходного сигнала по бинарному базису, содержащее N групп блоков, каждый из которых состоит из трех сумматоров-вычитателей и трех регист ров сдвига f 1 }.

Недостатком устройства является малое быстродействие при реализации в скользящем режиме обработки цифровой последовательности входного сигнала.

Наиболее близким к изобретению по технической сущности является устройство, содержащее четырнадцать ключевых элементов, преобразователь аналог-цифра, девять регистров сдвига, сумматор-интегратор, четырнадцать сумматоров и блок управ ления, выходы которого соединены с управляющими входами соответствующих блоков. Устройство предназначено для формирования коэффициентов разложения Хаара на скользящем интервале 2 .

. Недостатками известного устройства являются большой объем аппаратуры, малое быстродействие, отсутствие возможности на базе устройства для формирования коэффициентов Хаара получить набор коэффициентов полного разложения по бинарному базису Фурье, коэффициенты определяются только по одной базисной составляющей .

Цель изобретения - расширение области применения.

Поставленная цель достигается тем, что в анализатор спектра, содержащий первый регистр сдвига, первый , второй, третий и четвертый сумматоры, введены первый и второй блоки памяти, элемент НЕ, счетчик, первый, второй, третий и четвертый мультиплексоры, первый и второй регистры, второй и третий регистры сдвига, информационные выходы которых подключены к первым входам

203482

соответственно первого и второго сумматоров, выходь которых подключены к информационным входам соответственно второго и третьего реJ гистров сдвига и являются сооответственно первым и вторым информационными выходами анализатора, информационный выход первого регистра сдвига подключен к первым входам первого

10 и второго мультиплексоров, выходы которых подключены к первым входам соответственно третьего и четвертого сумматоров, выходы которых подключены к вторым входам соответ 5 ственно первого и второго сумматоров и соединены с информационными входами соответственно первого и второго регистров, информационные выходы которых подключены к первым

2Q входам соответственно третьего и четвертого мультиплексоров, выходы которых подключены к вторым входам соответственно третьего и четвертого сумматоров, выходы разрядов

25 первой группы первого и второго

блоков памяти подключены к второму входу первого мультиплексора, выходы разрядов второй группы первого и второго блоков памяти подключены к второму входу второго мультиплексора, выходы разрядов третьей группы первого блока памяти подключены к адресному входу второго блока памяти, информационный вход которого соединен с информационным входом перво 5 го регистра сдвига и является информационным входом анализатора, выход младшего разряда счетчика подключен к входу элемента НЕ, второму входу четвертого мультиплексора и

0 знаковому входу второго блока памяти, выход элемента НЕ подключен к второму входу третьего мультиплексора и входу знакового разряда первого регистра сдвига,

5На фиг. 1 приведены графики четырех базисных бинарных функций: синусной и косинусной; на фиг.2 блок-схема предлагаемого устройства для вычисления спектра в бинарном

50 базисе при скользящем режиме обработки ограниченной выборки цифрового сигнала в виде действительной поел едо-вательности ,

Устройство содержит регистры

55 1-3 сдвига, блок 4 оперативной памяти, мультиплексоры 5-8, сумматоры 9-12, регистры 13 и 14, йпок 15 памяти, счетчик 16, элемент НЕ 17. По информадиоиному вх ду 18 в устройство поступает исход ная информация, а результаты вычи лений подаются во внешний процесс по информационным выходам 19 и 20 Устройство работает следующим о разом. После обнуления регистров 1 - 3 сдвига блока 4 оперативной памяти регистров 13 и 14 на вход 18 устро ства поступает дискретное значение f(f) в виде (N). При этом по двум паралл.ельным каналам в устрой ве реализуются два вида операции свертки по бинарному синусному баз су ,Ns/p-i Р,(р)., (1) (S-1)/P И ПО бинарному косинусному базису р NUs-l)(2р-1 Е:иГ 5 2k N{2s-3)f2pХ 0 f(ic) . (2p-ll/2p Расчет последующих значений ) и производится вустройстве на базе рекурентных соотношении ,(p)PJp)25I(-i)f(Ns/p) ZJ€ ( (Nbf(o), F,, {Pl Р(р). (25Af(-l)Pf{N) . Одновременно с поступлением зн чений f(N) в блоки 1 и 4 они йодаются через входы мультиплексо ров 6 и 7 на входы сумматоров 9 и В этом же такте с выхода регистра 1 сдвига через входы мультиплексоров 5 и 8 на входы сумматоров 9 и 10 подаются значения ДО Посредством двухразрядного счетчи ка 16 и элемента НЕ 17, на вход которого подается значение первого разряда из счетчика 16, формируются соответствующие знаковые разряды величины (N) для вычисл ний по синусному и косинусному ба зисам соответственно. Вычисление величии /1 и Л производится с помощью сумматоров 9 и 10. Результаты заносятся в регистры 13 и 14, после чего организуются циклические процедуры накапливания значений суммирования /if и Л{ с элементами исходной выборки f(k), подающимися в требуемом порядке с соответствующими знаками. Для этого в блоке 4 оперативной памяти организована пошаговая сдвиговая параллельная запись значений обрабатываемой выборки размером fV, а в блоке 15 памяти (постоянного типаJ записи хранятся целые значения констант INS/P и Н(28-1) их знаковые разряды. Число этих констант определяется суммой арифметической прогрессии. Данные константы, поступающие с выходов блока 15 naNWTH на входы блока 4 оперативной памяти, определяют адреса считывания информации о f(k) из блока 4, которая вместе с коммутируемыми знаковыми разрядами с выходов блока 15 памяти подается через входы мультиплексоров 5 и 8 на входы сумматоров 9 и 10. Одновременно на другие входы сумматоров 9 и 10 через входы мультиплексоров 6 и 7 подаются значения из регистров 13 и 14, в которых в последующем накапливаются промежуточные результаты. После завершения р-1 цикла для левой и р циклов для правой .частей устройства результаты с сумматоров 9 и 10 подаются на входы сумматоров 1 и 12. Цикл р для левой части реализуется путем суммирования полученного результата с кулевыми значениями. На другие входы сумматоров 11 и 12 из регистров 2 и 3 сдвига подаются значения F(p) и F (р), а результаты сложения F(p) и Fjl(p) временно записываются в регистры 2 и 3 сдвига и подаются во внешний процессор, являясь выходными результатами вычислений устройства. Переменная р в устройстве изменяется в пределах ,N/2-l. Общее количество операций алгебраического сложения для левой части устройства составляет 2N+1 +. (N-2) (N-4)/8, а для правой части 2N+I + N(N-2)/8. Прямая реализация свертки с бинарным базисом при переходе от предыдущей и последующей выборке требует N операций алгебраического еложения. Например,если , то числа требуемых операций соответственно составляют величины 221 р., 2273 и 16384.

Предлагаемое устройство по.заапяет увеличить быстродействие в спектральном анализе деист вит ел ьШ)1х сигналов с разложением в бинарном базисе и при обработке в скользящем режиме, т.е. расширить функциональные возможности устройства.

АНАЛИЗАТОР СПЕКТРА, содержащий первый регистр сдвига, первый, второй, третий и четвертый сумматоры, отличающий ся тем, что, с целью расширения области применения , в него введемз первый и второй блоки памяти, элемент НЕ, счетчик, первый, второй, третий и четвертыймультиппексоры, первый и второй регистры, второй и третий регистры сдвига, информационные выходы которых подключены к первым входам соответственно первого и второго сумматоров, выходы которых подключены к ин формационным входам соответственно второго и третьего регистров сдвига и являются соответственно первым и вторым информационными выходами анализатора, информационный выход первого регистра сдвига подключен к первым входам первого и второго мультиплексоров, выходы которых подключены к первым входам соответственно третьего и четвертого сумматоров, вЪтходы которых подключены к вторым входам соответственно первого и второго сумматоров и соединены с информационными входаьм соответственно первого и второго регистров, информационные выходы которых подключены к первым входа соответственно третьего и четвертого мультиплексоров, выходы которых подключены к вторым входам соответственно третьего и четвертого сумматоров, выхода разрядов первой группы первого и второго блоков памяти подключены к второму входу первого мультиплексора, выходы разрядов второй группы первого и второго блоков памяти СО подключены к второму входу второго fyльтиплeкcopa, выходы разрядов третьей группы первого блока памяти подключены к адресному входу второго блока памяти, информационный вход которого соединен с информационным входом первого регистра сдвига и является информационным входом . анализатора, выход младшего разряда счетчика подключен к входу элемента НЕ, второму входу четвертого мультиплексора и знаковому входу второго блока памяти, выход элемента НЕ подключен к второму входу третьего мультиплексора и входу знакового разряда первого регистра сдвига.