Буферное запоминающее устройство Советский патент 1985 года по МПК G11C19/00 

. Изобретение относится к вычислительной технике и может быть использовано в специализированных процессо pax для организации ортогональной памяти со считыванием строк или столбцов. Известно буферное запоминающее устройство, содержащее матрицу из запоминающих элементов с чтением строк или столбцов, входные клапаны записи и выходные клапаны чтения ij Недостаток этого устройства заклю чается в низкой производительности, так как сначала производится загрузка памяти, а затем считьюание записанного массива. Наиболее близким техническим решением к изобретению является буферное запоминающее устройство, содержащее матрицу из запоминающих элементов /триггеров), соединенных цепями сдвига по вертикали и цепями сдвига по горизонтали, входные клапа ны записи, выходные клапаны чтения и узел местного управления с входными шинами для подачи команды, строба сопровождения информации и синхронизации и выходными шинами разрешения записи, разрешения чтения и строба приема, причем управляющие входы всех триггеров матрицы соедин ны с шиной управления приемом узла местного управления, входы клапанов записи соединены с информационными входами устройства, управляющие входы этих клапанов соединены с шиной разрешения записиэ а выходы клапанов записи соединены в соответ ствующем порядке с входами пара.п лельного приема триггеров первой .строки матрицы, управляющие входы клапанов чтения соединены с пшной разрешения чтения, выходы эт11х клапанов являются выходами устройства 2. Недостатком известного устройств является низкая производительность поскольку при обработке каждого массива необходимо затрачивать время на загрузку этого массива,при чем эту загрузку нельзя начинать до того, пока память не освободится полностью. Цель изобретения - повьш1ение быстродействия устройства путем совмещения.процесса чтения хранимого массива и одновременного приема .следующего массива. Поставленная цель достигается тем, что в буферное устройство. 1 2 содержащее накопитель, вьшолненный в виде матрицы триггеров, группы элементов И и блок местного управления, причем выход каждого триггера всех строк, кроме первой, и всех столбцов матрицы, кроме последнего, соединен с первым информационным входом предьщущего триггера одноименной строки матрицы и с вторым информационным входом триггера последующей строки матрицы, выход каждого триггера первого столбца матрицы, кроме последнего, соединен с вторым информационным входом последующего триггера, управляющие входы триггеров соединены с выходомстроба приема и выходом раз решения записи блока местного управления, выходы элементов И первой группы соединены с вторыми информационными входами триггеров первой строки матрицы, управляющие входы эле чентов И второй группы соединены с выходом разрешения чтения блока местного управления, а выходы являются выходами устройства, введены коммутаторы, причем первые информационные входы коммутаторов с первого по последний подключены к выходам триггеров первого столбца матрицы с последнего по первый, вторые информационные входы коммутаторов соединены с выходами триггеров последней строки матрицы, управляющие входы коммутаторов подключены к выходу управления приемом блока местного управления, выходы элементов И первой группы с первого по последний соединены с первыми информационными входами триггеров последнего столбца матрицы с. последнего по первый. Блок местного управления содержит триггеры с первогоПО третий, первый и второй элементы И и первый и второй счетчики, причем выходы первого счетчика подключены к одним из входов элементов И, другой вход первого элемента и соединен с выходом третьего триггера выход второго элемента И подключен к счетному входу второго счетчика, выход которого соединен со счетным входом первого счетчика5 установочный вход которого и входы триггеров являются одним из входов блока, другими входами которого являютсядругие входы второго элемента И, а выходами выходы первого и второго триггеров И элементов И. На фиг. 1 представлена функциональная схема буферного запоминающего устройства; на фиг. 2 - структурная схема блока местного управления Буферное запоминающее устройство (фиг. 1 содержит накопитель, вьшолненный в виде матрицы триггеров Ь|- 1, первую группу элементов И 2f,, коммутаторы 3 - 3,, вторую группу элементов И А.- 4„, блок 5 местного управления, входы 6 и выхо ды 7. Блок 5 местного управления имеет вход 8 команды, вход 9 стробасопро вождения информации и вход 10 синхронизации. На выходах узла 5 формируются сигналы, постзшающие на шины разрешения, выходы; записи 11, разреше ния чтения 12, управления приемом 13 и строба-приема 14. Блок 5(фиг. 2 содержит три триггера 15-17, первый счетчик 18, служащий для приема команды, причем в первый триггер 15 принимается признак записи, во второй триггер 16 - признак чтения, в третий триггер 17 - признак режима обращения. В счетчик 18, работающий в режим вычитания, заносится код числа под массивов. Кроме того, блок 5 содержит второй счетчик 19, первьй 20 и второй 21 элементы И. Счетчик 19 предназначен для подсчета числа сдвигов в матрице и содержит tJ разрядов, где . Команда, поступающая на вход 8 устройства, содержит 3 + (l ) разрядов, где максимальное числ подмассивов, обрабатываемых; одной командой. Первые три разряда команДы представляют собой признаки запи си, чтения и режийа обращения соответственно. Остальные разряды являю ся кодом начальной установки счетчи ка 185 при этом старший разряд этог счетчика всегда устанавливается в М, а код в остальных разрядах равен числу обрабатываемых подмасси вов минус единица. Старший разряд счетчика 18 испол зуется как признак окончания обрабо ки.: после К;+ 1) -го вычитания содержимое счетчика 18 принимает ви 01111...ПП, и значение О старше го разряда блокирует формирование строба приема. Устройство работает следующим образом. Перед началом работы все триггеры 1(- If, и счетчик 18 устанавливаются в нулевое состояние, а в счетчик 19 заносится значение 1 цепи начальной установки не показаны). Поступившая на вход 8 команда принимается в триггеры 15-17 и счетчик 18. Наличие 1 в триггерах 15 и 16 означает вьтолнение совмещенной операции чтения хранийого массива и записи нового массива. Признак обращения в триггере 17 имеет следующий смысл: О - запись и чтение по строкам; 1 -.запись по строкам, чтение по столбцам. В счетчи се 18 находится код числа подмассивов.В общем случае . обрабатываются массивы, превышающие объем матрицы, при этом массив делит ся на подмассивы, равные по величине объему матрицы, и весь период обработки делится на циклы: в течение каждого цикла обрабатывается один подмассив. Код числа подмассивов заносится в счетчик 1В, причем в старший разряд заносится i. Пусть на вход блока 5 поступила команда вида И 11000...0100, которая означает, что требуется произвести операцию совмещенного чтения записи, причем запись требуется произвести по строкам, а чтение - по столбцам. Количество обрабатываемых подмассивов равно 5. После приема этой команды на выходе блока 5 формируются сигналы разрешения записи (выход 11), разрешения чтения{выход 12)и сигнал управления приемом О, т.е. первый цикл записи производится по строкам. Сигнал разрешения записи открьшает элементы И 2.., сигнал разрешения чтения - элементы И 4.- 4п, сигнал управления приемом поступает на входы триггеров 1„- 1. Таким образом, матрица подготовлена к приему информации. Далее проивводится начальная загрузка первого, псдмассива: при этом на вход 6 устройства поступают строки информации, сопровождаемые по входу 9 стробом. По этому стробу формируется строб пр.иема на выходе 14 блока 5, который производит прием информации в триггеры 1,- 1 по вторым информационным входам. При этом по первому стробу приема первая строка записываемого масг сива заносится в первую строку матSрицы, по второму стробу приема вторая строка информации перемещается во вторую строку матрицы (триггеры гГ Zfi первую строку матрицы заносится вторая строка информацииj по третьему стробу приема первая строка информации продвигается в третью строку матрицы (триггеры 1.Цп1 вторая строка информации - во вторую строку матрицы, а третья строки информации принимается в первую строку матрицы и так далее ДОполного заполнения матрицы через п тактов. Счетчик 19 считает сигналы сдвига и после (n-l)-ro сдвига, когда вся матрица заполнена, приходит в нулево состояние, при этом на выходе счетчи ка 19 появляется сигнал переноса, который поступает на вход счетчика 18. Состояние младшего разряда счетчика 18 меняется на противоположное, в данном случае становится равным 1. В результате на выходе 13 блока 5 появится сигнал I, что означает изменение режима приема в матрицу в следующем цикле, а именно чтение/за пись производится по столбцам матриц Затем производится второй цикл об работки: первый подмассив, занесенны в матрицу, считывается по столбцам, а второй - записывается в матрицу по столбцам на освобождающиеся в резуль тате последовательных сдвигов места матрицы. По окончании второго цикла (через и тактов полностью счйтьгоает ся первьщ подмассивS а второй - за-. писывается в транспонированном виде .При этом счетчик -19 выдает-очеред НОЙ сигнал переноса, и младший раз226ряд счетчика 18 переходит в состояние О. В следующем, третьем, цикле считывается второй подмассив и запи сывается третий подмассив в прямом, нетранспонированном виде и так далее до полной обработки всех подмассивов. в соответствии с кодом числа подмассивов в счетчике 18. Состояние .счетчика 18 изменяется в каждом цикле на 1, при этом в каждом цикле чтения запись производится поочередно в соответствии со значением младшего разряда счетчика 18. Обработка массива заканчивается, когда счетчик 18 переходит в состояние 011...1, и сигнал с выхода старшего разряда счетчика 18 закрывает элемент И 21 тем самым прекращая формирование импульсов сдвига. Таким образом, путем совмещения Ч ения одного массива -с одновременной записьй следующего достигнуто существенное (в 2 раза повьшение быстродейст-ВИЯ устройства. Затраты аппаратуры : незначительны по сравнению с объемом матрицы., Предлагаемое буферное запоминающее устройство имеет применение в цифровой обработке сигналов, корреляционном анализе, а также для вычисления по алгоритму быстрого преобразования Фурье, Повьшение быстродействия устройства позволит существенно увеличить производительность всей вычислительной системы в целом, так .как простои вычислительного оборудования, связаннь е с загрузкой матрицы, сведены к минимуму.

-Tlj-i .J/

Фи.2

I. БУФЕРНОЕ ЗАПОМИНАЩЕЕ УСТРОЙСТВО, содержащее накопитель, выполненный в виде матрицы триггеров группы элементов И и блок местного управления, причем выход каждого триггера всех строк, кроме первой, и всех столбцов матрицы, кроме последнего, соединен с первым информационньм входом предьщущего триггера одноименной строки матрицы и с вторым информационным входом триггера последующей строки матрицы, выход каядого триггера первого столбца матрицы, кроме последнего, соединен.. с вторым информационным входом последующего триггера, управляющие входы триггеров соединены с выходом строба приема и с выходом разрешения записи блока местного управления выходы элементов, И первой группы сое динены с вторыми информационными входами триггеров первой строки матрицы, управляющие входы элементов И второй группы соединены с выходом . разрешения чтения блока местного управления, а выходы являются выходами устройства, отличающеес я тем, что, с целью повышения быстродействия устройства, в него введены коммутаторы, причем.первые информационные входы коммутаторов с первого по последний подклочены к выходам триггеров первого столбца матрицы с последнего по первый, вторые информационные входы коммутаторов соединены с выходами триггеров последней строки матрицы, управляющие входы коммутаторов подключены к выходу управления приемом блока местного управления, выход элементов И первой группы е- первого по последний соединены с первыми информационными входами триггеров последнего столбца матрицы с последнего по первый. 2. Устройство по п. 1, о т .п ичающееся тем, что блок местного управления содержит триггеры с первого по третий, первый и второй 10 элементы И и первый и второй счет:с чики, причём выходы первого счетчика подключены к одним из входов Эд элементов И, другой вход первого N9 элемента И соединен с выходом третьto его триггера, выход второго элемен.та И подключен к счетному входу .второго счетчика, выход которого соединен со счетным входом первого счетчика, установочный вхо которого и входы триггеров являются одним .из входов блока, другими входами которого являются другие входы второго элемента И, а выходами - выходы первого и второго триггеров и элементов И