Усилитель считывания (его варианты) Советский патент 1988 года по МПК G11C7/06 

чен к стоку второго ключевого транзистора, истоки ВТОРОГО,.двенадцатого,-, тринадцатого и четырнадцатого ключе- вых транзисторов подключены к шине нулевого потенциала, затвор первого ключевого транзистора является третьи входом усилителя, стоки четвертого ключевого и второго нагрузочного транзисторов подключены ко второй пюне питания, исток четвертого, ключевого транзистора соединен со стоком пятого ключевого транзистора, затворы третьего и четвертого нагрузочных транзисторов и девятого ключевого транзистора подключены к первой шине питания, истоки седьмого и восьмого ключевых транзисторов подключены к шине нулевогр потенциала, затвор восьмого ключевого транзистора подключен к стоку седьмого ключевого транзистора, затаор шестого нагрузочного транзистора и сток восьмого ключевого транзистора являются выходом усилителя.

.2. Усилитель считьшания, содержащий ключевые транзисторы с первого по шестой и нагрузочные транзисторы с перззого по девятый, причем затвор и исток rtepBoro нагрузочного транзистора подключен к стоку первого и затвору второго ключевых транзисторов, стоки первого, четвертого, пятого и шестого нагрузочных транзисторов подключены первой шине питания, исток первого ключевого транзистора подключен к шине нулевого потенциала, за т- вор и исток второго нагрузочного транзистора подключены к стоку третьего ключевого транзистора, затвор четвертого ключевого транзистора подключен к стоку третьего ключевого транзисто. ра и затвору пятого ключевого транзистора,, затвор третьего ключевого транзистора и исток пятого ключевого транзистора являются первьм входом усилителя, сток пятого ключевого транзистора подключен к затвору и истоку третьего нагрузочного транзистора и затвору шестого ключевого транзистора, сток которого подключен к ис- , току четвертсэго нагрузочного транзистора, сток восьмого ключевого транзистора подключен к истоку шестого нагрузочного транзистора, сток девятого ключевого транзистора подключен к истоку шестого ключевого транзистора, о т л и ч а ю щи и с я тем, что, с целью повышения надежности усилителя, в него введены нагрузочные

Транзисторы с седьмого по одиннадца тый и ключевые транзисторы с десятого по шестнадцатый, причем сток седьмого нагрузочного транзистора подключен ко второй шине питания, затвор и исток подключены к стоку второго ключевого транзистора, стоки и затворы восьмого и девятого, стоки десятого и одиннадцатого нагрузочных транзисторов подключены к первой шине питания , исток восьмого нагрузочного транзистора соединен со стоком третьего ключевого транзистора, исток девятого нагрузочного транзистора подключен к стоку пятого ключевого транзистора, затвор и исток десятого нагрузочного транзистора подключены к стоку тринадцатого ключевого транзистора, затворы одиннадцатого нагрузочного, тринадцатого и четырнадцатого ключевых транзисторов подключены к стоку восьмого ключевого транзистора, стоки десятого и одиннадцатого ключевых транзисторов подключены к истокам третьего и девятого ключевых транзисторов, а истоки - к шине нулевого потенциала, затвор десятого ключевого транзистора подключен к стоку второго ключевого транзистора, затворы одиннадцатого и шестнадцатого ключевых транзисторов являются вторым входом усилителя, стоки двенадцатого и летьфнадцатого ключевых транзисторов подключены к первой шине питания, затвор двенадцатого ключевого транзистора соединен со стоком шестого ключевого транзистора, исток д;венадцатог6 ключевого транзистора соединен со стоком седьмого ключевого транзистора, истоки тринадцатого и пятнадцатого ключевых транзисторов подклкчены к шине нулевого потенциала, затвор пятнадцатого ключевого транзистора соединен со стоком тринадцатого ключевого транзистора, истоки одиннадцатого нагрузочного и четырнадцатого ключевого транзисторов и сток пятнадцатого ключевого транзистора являются выходом усилителя, сток шестнадцатого ключевого транзистора подключен к истоку седьмого клйчевого транзистора, исток шестнадцатого ключевого транзистора соединен с шиной нулевого потенциала, затвор первого ключевого, транзистора является третьим входом усилителя, исток второго ключевого транзистора подключен к шине нулевого потенциала, стоки второго и

третьего нагрузочных транзисторов и четвертого ключевого транзистора подключены ко второй шине питания, исток четвертого ключевого транзистора соединен со стоком пятого ключевого транзистора, затвор четвертого нагрузочного транзистора подключен к первой шине питания, затворы седьмого и девятого ключевых транзисторов подключены к стоку пятого ключевого транзистора, затвор пятого нагрузочного

транзистора подключен к стоку шестого ключевого транзистора, исток пятого нагрузочного транзистора соедине со стоком девятого ключевого транзистора, затвор шестого нагрузочного транзистора соединен со стоком восьмого ключевого транзистора, затвор которого подключен к стоку седьмого ключевого транзистора, исток восьмого ключевого транзистора соединен с шиной нулевого потенциала.

1. Усилитель считывания, содержа-. щий ключбвые транзисторы с первого по девятый и нагрузочные транзисторы с первого по шестой, причем затвор и исток первого нагрузочного транзистора подключен к стоку первого.и затвору второго ключевых транзисторов, стоки первого, третьего, четвертого, пятого и шестого нагрузочных транзисторов подключены к первой шине питания, исток первого ключевого транзис- тора подключен к шине нулевого потенциала, затвор и исток второго нагрузочного транзистора подключен к стоку третьего ключевого транзистора, затвор четвертого ключевого транзистора подключен к стоку третьего ключевого .транзистора и затвору пятого ключевого транзистора, затвор третьего ключевого транзистора и исток пятого ключевого транзистора являются первым входом усилителя, сток пятого ключевого тран.зистора подключен к истоку третьего, нагрузочного транзистора и затвору шестого ключевого транзистора, сток которого подключен к истоку.четвертого нагрузочного транзистора и затвору седьмого ключевого транзистора, сток седьмого ключевого транзистора подключен к затвору и истоку пятого нагрузочного транзистора, сток вось- , мого ключевого транзистора подключен к истоку шестого нагрузочного транзистора, сток девятого ключевого транзистора подключен к истоку шестого ключевого транзистора, исток девятого ключевого транзистора - к шине нулевого потенциала, о т л и ч а ющ и и с я тем, что, с целью повьшгения надежности усилителя, в него введены седьмой и восьмой нагрузочные транзисторы и ключевые транзисторы с десятого по четырнадцатый, причем сток седьмого нагрузочного транзистора подключен ко второй шине питания, i затвор и сток восьмого нагрузочного (Л Tpa-.i3HCTOpa подключены к первой, шине питания, затвор и исток седьмого наС грузочного транзистора подключены к стоку второго ключевого транзистора, исток восьмого нагрузочного транзистора подключен к стоку третьего ключевого транзистора, сток десятого ключевого транзистора подключен к со 1 стоку пятого ключевого транзистора, а его затвор -к стоку третьего ключе х вого транзистора, сток и затвор одиню надцатого ключевого транзистора соесо динены соответственно с истоком десятого и стоком пятого ключевых транзисторов, сток двенадцатого ключевого транзистора соединен с истокбм . одиннадцатого ключевого транзистора, затворы двенадцатого и тринадцатого ключевых транзисторов являются вторым входом усилителя, стоки тринадцатого и четырнадцатого ключевых транзисторов соединены с истоком третьего ключевого транзистора, затвор четь1рнад- цатого ключевого транзистора подклю

Изобретегше относится к вычисли- тельной технике и может быть использовано при создании электрически про граммируемьк постоянных запоминающих устройств на лавинно-инжекционнЫх транзисторах с плаваюцр1ми затворами и ультрафиолетовым стиранием информации. Известны усилители считывания для запоминающего устройства Один из известных усилителей считьшания содержит восемь МДП-транзисторов, причем стоки первого, третьего, четвертого и седьмого-МДП-транзисторов под ключены к шине питания, затворы перв го третьего и седьмого МДП-транзисторов соединены .с истоком первого и стоком второго МДП-транзисторов, исток третьего мда-транзистора подключен к затвору второго МДИ-транзис тора, истоки второго, пятого и восьмого МДП-транзисторов соединены с общей шиной, затвор и исток четверто го МДП-транзистора подключены к сток ГО1ТОГО и затвору шестого МДП-транзис торов соответственно, затвор пятого, истоки шестого и седьмого КДП-транзисторов являются входом усилителя считывания, сток шестого МДП-транзис тора является выходом усилителя, сто восьмого МДП-транзистора с плавающим затвором подключен к затвору второго МДП-транзистора, затвор вось мого МДП-транзистора подключен к шине питания. Недостатками этого усилителя считывания являются низкое, быстродействие и ограниченная область работоспособности при изменении питающего напряжения. Из известньк усилителей считывания наиболее близким техническим решением к данному изобретению является усилитель считывания, содержащий нагрузочные транзисторы с первого по шестой, ключевые транзисторы с первого по девятый и разделительный транзистор, причем стоки нагрузочных транзисторов и второго ключевого транзистора подключены к шине питания, затвор и исток первого нагру- . зочного транзистора подключены .к стоку первого ключевого транзистора и затвору второго ключевого транзистора, исток которого подключен к затворам первого и третьего ключевых транзисторов и истокам четвертого и пятого ключевых транзисторов, истоки второго, третьего и девятого ключевых транзисторов соединены с общей шиной, затвор и исток второго нагрузочного транзистора подключены к стоку третьего ключевого транзистора и затворам четвертого и пятого ключевых транзисторов, затвор и исток третьего нагрузочного транзистора подключены к стоку пятого ключевого тра-нзистора и затвору шестого ключевого транзистора, затвор и сток четвертого на- грузочнбго транзистора подключены к стоку шестого ключевого транзистора и затворам седьмого и восьмого ключевых транзисторов, затвор и исток пятого нагрузочного транзистора подключены к стоку седьмого ключевого транзистора и затвору шестого нагрузочного транзистора, исток которого подключен к стоку восьмого ключевого транзистора и выходной шине, истоки шестого, седьмого и восьмого ключевых транзисторов соединены между собой и подключены к стоку девятого ключевого транзистора, затвор которо го подключен к шине управления режима ми работы, сток разделительной) тран зистора подключен к истоку второго ключевого транзистора, исток разделительного транзистора подключен к входной информационной шине, а его затвор - к шине управления. Недостатком этого усилителя считы вания является низкая надежность, связанная с использованием-в качестве нагрузочных транзисторов транзисторов с обеднением. . Целью настоящего изобретения является повьпшение надежности усилителя считывания при сохранении его быстродействия. .Поставленная цель - по первому варианту усилителя считывания - достигается тем, что в усилитель считывания, содержащий ключевые транзисTdpbi с шервого по девятый и нагрузоч ные транзисторы с первого по шестой, причем затвор и исток первого нагрузочного транзистора подключен к стоку первого и затвору второго ключевых транзисторов, стоки первого, третьего, четвертого, пятого и шесто го нагрузочных транзисторов подключе ны к первой шине питания, исток первого ключевого транзистора подключен к шине нулевого потенциала, затвор и исток второго нагрузочного транзистора подключен к стоку третьего ключевого транзистора, затвор четвертого ключевого транзистора подключен к .стоку третьего ключевого транзистора и затвору пятого ключевого транзисто ра, затвор третьего ключевого транзистора и исток пятого ключевого тра зистора являются первым входом усили теля, сток пятого ключевого транзистора подключен к истоку третьего нагрузочного транзистора и затвору шес того ключевого транзистора, сток которого подключен к истоку четвертого нагрузочного транзистора и затвору седьмого ключевого транзистора, сток седьмого ключевого транзистора подключен к затвору и истоку пятого нагрузочного транзистора, сток восьмог ключевого транзистора подключен к ис току шестого нагрузочного транзистора, сток девятого ключевого транзистора подключен к истоку шестого ключевого транзистора, исток девятого ключевого транзистора - к шине нулевого потенциала, - введены седьмой и вось мой нагрузочные транзисторы и ключевые транзисторы с десятого по четьгр-надцатый, причем сток седьмого нагрузочного транзистора подключен ко второй шине питания, затвор и сток восьмого нагрузочного транзистора подключены к первой шине питания, затвор и исток седьмого нагрузочного транзистора подключены к стоку второго ключевого транзистора, исток восьмого нагрузочного транзистора подключен , к стоку третьего ключевого транзистора, сток десятого ключевого транзистора подключен к стоку пятого ключевого транзистора, а его затвор к стоку третьего ключевого транзистора, сток и затвор одиннадцатого ключевого транзистора соединены соответственно с истоком десятого и сто ком пятого ключевых транзисторов, сток двенадцатого ключевого транзис- тора соединен с истоком одиннадцатого ключевого транзистора, а затворы двенадцатого и .тринадцатого ключевых транзисторов являются вторым входом усилителя, стоки тринадцатого и четырнадцатого ключевых транзисторов соединены с истоком третьего ключевого транзистора, затвор четырнадцатого ключевого транзистора подключен к стоку второго ключевого транзистора, истоки второго, двенадцатого, тринадцатого и четырнадцатого ключевых транзисторов подключены к шк(не нулевого потенциала, затвор первого ключевого транзистора является третьим входом усилителя, стоки четвертого ключевого и второго нагрузочного транзисторов подключены ко второй пине питания, исток четвертого ключевого транзистора соединен со стоком пятого ключевого транзистора, затворы третьего и четвертого и нагрузочньтх транзисторов и девятого ключевого транзистора подключены к первой шине питания, истоки седьмого и восьмого ключевых транзисторов подключены к шине нулевого потенциала, затвор восьмого ключевого транзистора подключен к стоку седьмого ключевого . транзистора, затвор шестого нагрузочного транзистора и сток восьмого ключевого транзистора являются выходом усилителя. Поставленная цель достигается - п второму варианту усилителя считывания - тем, что в усилитель считывания, содержащий ключевые транзисторы с первого по шестой и нагрузочные транзисторы с первого по девятый, причем затвор и исток первого нагрузочного транзистора подключен X сток первого и затвору второго ключевых транзисторов, стоки первого, четвертого, пятого и шестого нагрузочных транзисторов подключены к первой шине питания, исток первого ключевого транзистора подключен к шине нулевого потенциала, затвор и исток второго нагрузочного транзистора подключе к стоку третьего ключевого транзисто- jg

ра, затвор четвертого ключевого транзистора подключен к стоку третьего ключевого транзистора и затвору пятого ключевого транзистора, затвор третьего ключевого транзистора и исток пятого ключевого транзистора являются .nepBbjM входом усилителя, сток пятого ключевого транзистора подключен к затвору и истоку третьего нагрузочного транзистора и затвору шестого ключевого транзистора, сток которого подключен к истоку четвертого нагрузочного транзистора, сток восьмого ключевого транзистора подключен к истоку шестого нагрузочного транзисто- g ра, сток девятого ключевого транзис- . тора подключен к истоку шестого ключевого транзистора, - введены нагрузочные транзисторы с седьмого по одиннадцатый и ключевые транзисторы с де-дд

сятого по шестнадцатый, причем сток седьмого нагрузочного транзистора под слючен ко второй шине питания, а затвор и исток подключены к стоку второго ключевого транзистора, стоки g и затворы восьмого и девятого, стоки десятого и одиннадцатого нагрузочных транзисторов подключены к первой шине питания, исток восьмого нагрузочного транзистора соединен со стоком третье го ключевого транзистора., исток девятого нагрузочного транзистора подключен к стоку пятого ключевого транзистора, затвор и исток десятого нагрузочного транзистора подключены к сто- ку тринадцатого ключевого транзистора, затворы одиннадцатого нагрузочного, тринадцатого и четырнадцатого ключевых транзисторов подключены к

ключевых транзисторов подключены к шине нулевого потенциала, затвор пятнадцатого ключевого транзистора соединен со стоком тринадцатого ключевого

транзистора, истоки одиннадцатого нагрузочного и четырнадцатого ключевого транзисторов и сток пятнадцатого ключевого транзистора являются выходом усилителя считывания, сток шестнадцатого ключевого транзистора подключен к истоку седьмого ключевого транзистора, исток шестнадцатого ключевого транзистора соединен с нулевого потен1щала, затвор первого ключевого

рои шине питания, исток четвертого ключевого транзистора соединен со стоком пятого ключевого транзистора, затвор четвертого нагрузочного транстоку восьмого ключевого транзистора, стоки десятого и одиннадцатого ключевых транзисторовподключены к истокам третьего и девятого ключевьпс транзисторов, а истоки - к шине нулевого потенциала, затвор десятого ключевого транзистора подключен к стоку второго ключевого транзистора, затворы одиннадцатого и шестнадцатого ключевых транзисторов являк тся вторым входом усилителя, стоки двенадцатого и четьфнадцатого ключевых транзисторов подключены к первой шине питания, затвор двенадцатого ключевого транзистора соединен со стоком шестого ключевого транзистора, исток двенадцатого ключевого транзистора соединен со стоком седьмого ключевого транзистора. истоки тринадцатого и пятнадцатого транзистора является третьим входом усклителя, исток второго ключевого транзистора подключен к шине нулевого потенциала, стоки второго и третьего нагрузочных и четвертого ключевого транзисторов подключены ко вто- : зистора подключен к первой шине питания, затворы седьмого и девятого ключевых транзисторов подключены к стоку пятого ключевого транзистора, затвор пятого нагрузочного транзистора подключен к стоку шестого ключевого транзистора, исток пятого нагрузочного транзистора соединен со стоком девятого ключевого транзистора, затвор шестого нагрузочного транзистора соединен со стоком восьмого ключевого транзистора, затвор которого подключен к стоку седьмого ключевого транзистора, исток восьмого ключеВо/113го транзистора соединен с шиной нулевого потенциала. На фиг. 1 и фиг, 2 изображены принципиальные электрические схемы первого и второго вариантов усилителя считывания соответственно. Усилитель считывания по первому варианту (фиг. 1) содержит нагрузочные транзисторы 1-8 с первого по восьмой, ключевые тран зисторы 9-22 с первого по четырнадцатый, первый 23 и второй 24 входы, выход 25, третий вход 26, первую 27 и вторую 28 шины пит.ания, шину 29 нулевого потенциала, f

Все транзисторы 1-22 МДП-типа, из них транзисторы 1,2,5,6,7 - обедненного типа, транзисторы 9-11, 14-17 и 2022 - обогащенного типа, транзисторы 3,4,8,12,13,18 - с нулевым пороговым 20 напряжением, транзистор 19 вьшолнен в виде элемента памяти с плавающим затвором. Для пояснения работы усилителя на фиг. 1 ПОЗИЦИЯМИ 30-34 обозначены узлы принципиальной электричес- 25 кой схемы усилителя, .

Работа усилителя определяется сигналом на входе 26, а также сигналами, поступающими на входы 23 и 24. Усилитель переходит в режим усилителя счи тывания, если на вход 26 приходит вы сокий уровень (лог.М), равный напр жению На шине 27, Если на вход 26 приходит сигнал низкого уровня-(лог. О), то усилитель переходит в режим работы усилителя записи (в этом случае вход 23 является одновременно и выходом усилителя). Рассмотрим работы усилителя считывания, В данном режиме на вход 26 приходит сигнал высокого уровня, который отпирает транзисторы 21 и 20, шунтируя истоки транзисторов 11: и 19 на шину 29, Входной сигнал, пос тупающий на вход 24, не может повлиять на работу усилителя считывания, так каквходной сигнал дважды инвертируется инверторами на транзисторах 1, 9 и 7, 10 и поступает на затвор транзистора 22, Пусть работа усилителя считывания рассматривается с момента, когда к входу 23 подключена разрядная шина с запрограммированным элементом памяти, В результате вход 23 будет стремиться зарядиться, т,е, его потенциал повысится относительно установившегося значения, например в случае проводящего элемента памяти.

транзисторов вызывает проводимость транзисторов 19 и 14. Цепь на транзисторах 18, 19 и 20 служит для ограничения тока транзистором 3. Транзистор 17 служит для подсмещения потенциала истока транзистора 14, когда последний открыт и через него протекает ток. Транзистор 17 в момент проводимости транзистора 14 искусственно повьш1ает пороговое напряжение транзистора 14 с целью обеспечения на выходе узла 33 высокого уровня напряжения, достаточного для срабатывания последующего инвертора на 3 В момент подключения разрядной шины ко входу усилителя считьгеания происходит падение потенциала за счет разряженного паразитного конденсатора столбца, как и в прототипе, которьй достаточно быстро заряжается токами, протекающими через т:ранзистор 3 и транзисторы 12 и 13. Дальнейшее повышение потенциала на входе 23 приводит к отпиранию транзистора 11 и снижению потенциала в узле 30, Уменьшениепотенц ; ала в узле 30 приводит к медленному запиранию транзисторов 13 и 12, Запирание этих транзисторах 5, 15. Таким образом, при повьшхении потенциала на затворе транзистора 14 с 1,95 до 3,18 В проводимость транзистора 14 возраст ает и происходит запирание транзистора 15 и повьш1ение потенциала в узле 34, которьй практически полностью достигает значения напряжения на шине 27 благодаря использованию в качестве нагрузки транзистора 5. По мере нарастания напряжения в узле 34 происходит разряд выходного паразитного конденсатора на выходе 25 через ключевой транзистор 16 до величины низкого уровня выходного напряжения. В следующий момент времени, когда к входу.23 подключается разрядная шина с элементом памяти, в которьй записано состояние лог, 1 (проводящее состояние), происходит резкое понижение потенциала на входе 23„ которое в данном случае играет положительную роль, так как вызывает более сильное запирание транзистора 11.. Это приводит, к быстрому повьш1ению потенциала узла 30. Основной нагруз-, кой является транзистор 8. Повышение потенциала в узле 30 и резкое повышение в узле 32 приводят к резкому повышению проводимости транзисторов 12 и 13 и быстрому разряду узла 31. Резкое снижение проводимости транзистором 14 приводит к быстрому повышению потенциала в узле 33 до величины 2,2 В. Выход 25 усилителя считывания заряжается через транзистор 6 до напряжения шины 27 питания (выход усилителя считывания, как правило нагружен на паразитнзж) емкость, представляющую собой затворы ключевых транзисторов выходного буферного устройства). Ограничительная цепь по току, выполненная на транзисторах 18, 19 и 20, служит для предупреждения генера ции усилителя считывания. Усилитель считывания по второму варианту (фиг. 2) содержит нагрузочные транзисторы 35-45 с первого по одиннадцатый, ключевые транзисторы 46-61 с первого по шестнадцатый. Все .транзисторы 35-61 - МДП-типа, из них транзисторы 35,36,37,40,41,44,45 обедненного типа, транзисторы 46-48 51-56, 58, 60, 61 - обогащенного типа , транзисторы 38, 39, 42, 43, 49, 50, 57, 59 с нулевым пороговым напря жением. Усилитель также содержит 1 3Ш первую 62 и вторую 63 шины питания, входы 64-66, выход 67. Цифровыю позициями 68-74 на фиг. 2 обозначены узлы принципиальной электрической схемы усилителя. Усилитель по второму варианту также может работать в двух режимах, в режиме усилителя считывания и в режиме усилителя записи. При этом его работа в основном аналогична работе усилителя по первому варианту. Усилитель по второму варианту по сравнению с усилителем по первому ваРианту надежнее в работе благодаря большему логическому перепаду в узле 72 (фиг. 2) по сравнению с логическим перепадом в узле 33 (фиг. 1), tax как эти логические перепады управляют затворами ключевых транзисторов инвертерного каскада, нагрузками которых являются, как в первом, так и во втором варианте, транзисторы с обеднением, которые имеют широкий разброс по; рогового напряжения от до -4,0 В Технико-экономическое преимущество предложенного усилителя считьтания (двух его вариантов) заключается в его повьш1енной надежности по сравнению с прототипом.

sir-Hrt-H

и

yr

..

i