АДРЕСНЫЙ ФОРМИРОВАТЕЛЬ НА МДП-ТРАНЗИСТОРАХ Российский патент 1997 года по МПК G11C8/00 

Изобретение относится к цифровой вычислительной технике и может быть использовано в интегральных схемах на МДП-транзисторах.

Известен адресный формирователь запоминающих устройств (ЗУ) на МДП-транзисторах [1] (фиг. 1), содержащий ключевые транзисторы 1-3, затворы которых объединены и являются адресным входом формирователя 4, ключевые транзисторы 5, 6, затворы которых объединены и являются входом разрешения 7, а также ключевые транзисторы 8-11, нагрузочные транзисторы 12-18, первые разряжающий 19 и заряжающий 20 выходные транзисторы, сток и исток которых соответственно объединены и являются прямым выходом формирователя 21, вторые разряжающий 22 и заряжающий 23 выходные транзисторы, сток и исток которых соответственно объединены и являются инверсным выходом формирователя 24. Стоки транзисторов 12-18, 20,23 соединены с шиной питания 25, истоки транзисторов 1-3, 5-6, 10-11, соединены с шиной нулевого потенциала 26.

Адресный формирователь [1] работает следующим образом (фиг. 2).

В режиме разрешения на входе разрешения 7 устанавливается высокий логический потенциал, транзисторы 5 и 6 открыты и прямой 21 и инверсный 24 выходы формирователя переключаются в соответствии с сигналом на адресном входе 4. В режиме запрета на входе размещения 7 устанавливается низкий логический потенциал, транзисторы 5 и 6 закрываются и на прямом 21 и инверсном 24 выходах формирователя устанавливается высокий логический потенциал.

При использовании известного адресного формирователя [1] совместно с дешифраторами, построенными по логике ИЛИ-НЕ, ЗУ обладает низкой надежностью при воздействии на адресные входы ЗУ импульсных помех. Дешифраторы, построенные по другой логике, практически не применяются из-за низкого быстродействия.

Действительно, при частоте периодического входного сигнала на адресном входе формирователя 4, близкой к времени задержки сигнала на самом формирователе, выходные прямой и инверсный сигналы перестают достигать своих уровней логического нуля и логической единицы и при увеличении частоты входного сигнала стабилизируются в некоторой точке стабилизации, потенциал которой неопределен и зависит от соотношения крутизны заряжающих и разряжающих выходных транзисторов и быстродействия предшествующих цепей адресного формирователя. Как правило, эта точка лежит ниже уровня логической единицы. Это обусловлено тем, что в процессе переключения выходных каскадов напряжение между затвором и истоком Изи разряжающего выходного транзистора возрастает резко, а Изи заряжающего транзистора возрастает слабо. Смешение точки стабилизации вверх за счет увеличения крутизны заряжающего транзистора приводит к увеличению потребляемой мощности, а уменьшение крутизны заряжающего транзистора приводит к ухудшению быстродействия формирователя. Стабилизация потенциалов прямого 21 и инверсного 24 выходов формирователя ниже уровня логической единицы при использовании в ЗУ дешифраторов, построенных по логике ИЛИ-НЕ, приводит к выбору нескольких дешифраторов сразу, что может привести к отказам ЗУ.

Наиболее близким в предлагаемому является адресный формирователь ЗУ на МДП-транзисторах [2] (фиг. 3), содержащий ключевой транзистор 1, затвор которого является адресным входом формирователя 2, ключевые транзисторы 3, 4, 5, 6, затворы которых объединены и являются входом разрешения 7, а также ключевые транзисторы 8, 9, 10, нагрузочные транзисторы 11, 12, 13, 14, первые разряжающий 15 и заряжающий 16 выходные транзисторы, сток и исток которых соответственно объединены и являются прямым выходом формирователя 17, вторые разряжающий 18 и заряжающий 19 выходные транзисторы, сток и исток которых соответственно объединены и являются инверсным выходом формирователя 20. Стоки транзисторов 11-14, 16, 19, соединены с шиной питания 21. Истоки транзисторов 1, 4, 8, 10, 15, 18 соединены с шиной нулевого потенциала.

Адресный формирователь [2] работает следующим образом (фиг. 4).

В режиме разрешения на входе разрешения 7 устанавливается высокий логический потенциал, ключевые транзисторы 3-5, 6 открыты и прямой 17 и инверсный 20 выходы формирователя переключаются в соответствии с сигналом на адресном входе 2. В режиме запрета на входе разрешения 7 устанавливается низкий логический потенциал, транзисторы 3-6 закрываются и на прямом 17 и инверсном 20 выходах формирователя устанавливается высокий логический потенциал.

При использовании известного адресного формирователя [2] совместно с дешифраторами, построенными по логике ИЛИ-НЕ, ЗУ обладает низкой надежностью при воздействии на адресные входы ЗУ импульсных помех, так что при частоте периодического входного сигнала на адресном входе формирователя, близкой к времени задержки сигнала на самом формирователе, происходит снижение уровней выходных прямого и инверсного сигналов. Таким образом использование известного устройства в дешифраторах, построенных по логике ИЛИ-НЕ, приводит к одновременному выбору нескольких дешифраторов, что может повлечь за собой отказ ЗУ в целом.

Целью изобретения является повышение надежности ЗУ при воздействии импульсных помех.

Поставленная цель достигается за счет того, что адресный формирователь, содержащий первый ключевой транзистор, затвор которого является адресным входом формирователя, второй ключевой транзистор, затвор которого является входом разрешения, а исток соединен со стоком первого ключевого транзистора, первый нагрузочный транзистор, затвор и исток которого соединены со стоком второго ключевого транзистора, третий ключевой транзистор, затвор которого соединен со входом разрешения, четвертый ключевой транзистор, затвор которого соединен со штоком второго ключевого транзистора, а исток со стоком третьего ключевого транзистора, второй нагрузочный транзистор, затвор и исток которого соединены со стоком четвертого ключевого транзистора, третий нагрузочный транзистор, затвор которого соединен со стоком четвертого ключевого транзистора, пятый ключевой транзистор, сток которого соединен с истоком третьего нагрузочного транзистора, шестой ключевой транзистор, затвор которого соединен с входом разрешения, а сток с истоком пятого ключевого транзистора, седьмой ключевой транзистор, исток которого соединен со стоком шестого ключевого транзистора, четвертый нагрузочный транзистор, затвор которого соединен со стоком второго ключевого транзистора, исток со стоком седьмого ключевого транзистора, первый заряжающий транзистор, затвор которого соединен со стоком пятого ключевого транзистора, а исток является прямым выходом формирователя, первый разряжающий выходной транзистор, сток которого соединен с прямым выходом формирователя, второй заряжающий выходной транзистор, затвор которого соединен со стоком седьмого ключевого транзистора, второй разряжающий выходной транзистор, сток которого соединен с истоком второго заряжающего выходного транзистора и является инверсным выходом формирователя, дополнительно содержит восьмой ключевой транзистор, затвор которого соединен со стоком четвертого ключевого транзистора, а сток с затворами пятого ключевого и первого разряжающего выходного транзистора, девятый ключевой транзистор, затвор которого соединен со стоком второго ключевого транзистора, а сток с затворами седьмого ключевого и второго разряжающего выходного транзисторов, десятый ключевой транзистор, затвор которого соединен со стоком пятого ключевого транзистора, а исток со стоком девятого ключевого транзистора, пятый нагрузочный транзистор, затвор которого соединен со стоком четвертого ключевого транзистора, а исток со стоком десятого ключевого транзистора, одиннадцатый ключевой транзистор, затвор которого соединен со входом разрешения формирователя, а исток соединен со стоком пятого нагрузочного транзистора, двенадцатый ключевой транзистор, затвор которого соединен со стоком седьмого ключевого транзистора, а исток со стоком восьмого ключевого транзистора, шестой нагрузочный транзистор, затвор которого соединен со стоком второго ключевого транзистора, исток со стоком двенадцатого ключевого транзистора, а сток с истоком одиннадцатого ключевого транзистора, истоки первого, третьего, шестого, восьмого, девятого ключевых и обоих разряжающих выходных транзисторов соединены с шиной нулевого потенциала, а стоки первого, второго, третьего, четвертого нагрузочных, одиннадцатого ключевого транзистора соединены с шиной питания.

Наличие новых транзисторов и соответствующих взаимосвязей между всеми элементами заявленного устройства обеспечивает ускорение работы цепи формирования положительного выходного сигнала (прямого или инверсного) и задержки относительно него формирования отрицательного сигнала.

На фиг. 1 6 изображены схемы предлагаемого устройства.

Адресный формирователь (фиг. 5) содержит ключевой транзистор 1, затвор которого является адресным входом 2 формирователя, ключевые транзисторы 3-6, затворы которых объединены и являются входом разрешения 7, а также ключевые транзисторы 8-14, нагрузочные транзисторы 15-20, первые зарядный 21 и разрядный 22 выходные транзисторы, соответственно исток и сток которых объединены и являются прямым выходом 23 формирователя, вторые зарядный 24 и разрядный 25 выходные транзисторы, соответственно исток и сток которых объединены и являются инверсным выходом 26 формирователя. Стоки транзисторов 15-18, 6, 21, 24 соединены с шиной питания 27. Истоки транзисторов 1, 3, 11, 22, 8, 5, 25 соединены с шиной нулевого потенциала 28.

Адресный формирователь работает следующим образом (фиг. 6).

В режиме разрешения на входе разрешения установлен высокий логический потенциал и транзисторы 3-6 открыты. Если на адресном входе формирователя 2 установлен высокий логический потенциал, то в узлах 29-31 и 23 устанавливается высокий логический потенциал, а в узлах 32-34 и 26 низкий.

При переключении входного адресного сигнала с высокого на низкий логический уровень транзистор 1 закрывается, за счет открытого транзистора 15 потенциал узла 32 повышается до высокого логического уровня и транзисторы 9 и 8 открываются. Потенциал узла 31 падает до уровня логического нуля и разрядный транзистор 25 закрывается. Одновременно понижается до уровня логического нуля потенциал узла 29 и закрывает транзистор 11. Низким потенциалом в узле 31 закрывается транзистор 10 и за счет открытого транзистора 17 потенциал в узле 33 повышается до уровня логической единицы и открывает транзисторы 24 и 14. За счет открытого транзистора 24 потенциал инверсного выхода формирователя 26 повышается до уровня логической единицы. За счет открытых транзисторов 20 и 14 потенциал узла 34 повышается до уровня логической единицы и открывает транзисторы 22 и 12, потенциалы узла 30 и прямого выхода формирователя 23 падают до уровня логического нуля.

При переключении входного адресного сигнала из состояния логического нуля в состояние логической единицы транзистор 1 открывается и понижает потенциал узла 32 до уровня логического нуля. Транзисторы 9 и 8 закрываются. За счет открытого транзистора 16 потенциал узла 29 повышается до уровня логической единицы и открывает транзистор 11, который понижает потенциал узла 34 до уровня логического нуля и закрывает транзисторы 22 и 12. За счет открытого транзистора 18 потенциал узла 30 повышается до уровня логической единицы и открывает транзисторы 21 и 13, потенциалы узла 31 и прямого выхода формирователя 23 повышаются до уровня логической единицы, транзистор 25 открывается и потенциал инверсного выхода формирователя 26 падает до уровня логического нуля.

При переключении адресного формирователя из режима разрешения в режим запрета сигнал на входе разрешения 7 падает до уровня логического нуля, транзисторы 3-6 закрываются и в узлах 32, 29, 30, 33 устанавливается высокий логический потенциал, а в узлах 34 и 31 низкий, зарядные выходные транзисторы 21 и 24 открываются, а разрядные 22 и 25 закрываются, потенциалы выходов 23 и 26 достигают уровня логической единицы. При переключении из режима запрета на входе разрешения 5 устанавливается высокий логический потенциал, транзисторы 4-6 открываются и адресный формирователь переходит в режим разрешения.

Увеличение помехоустойчивости адресного формирователя достигается за счет разности времени задержек управления разряжающими и заряжающими выходными транзисторами, что влечет за собой исключение возможности одновременного появления двух логических нулей на выходах формирователя. Если период входного сигнала повышает эту разность, то понижение потенциала до логического нуля на выходе формирователя происходит после того, как потенциал на другом выходе формирователя превышает уровень логического нуля. Если же период входного сигнала меньше разности времени задержек, то разряжающие выходные транзисторы вообще не открываются.

Применение ЗУ в больших вычислительных системах ведет к необходимости формирования длинных соединений как между блоками, так и внутри плат. При этом на фронтах управляющих сигналов неизбежно возникают переходные процессы ("звон"). В этом случае применяют аппаратные средства согласования и синхронизации, что ведет к удорожанию вычислительных систем, но в 100% случаев не исключает "звона". Применение помехоустойчивых ЗУ с использованием предлагаемого решения позволит значительно увеличить время наработки на отказ. Практически в опытной эксплуатации исключены сбои в ЗУ.

Изобретение относится к области цифровой вычислительной техники и может быть использовано в интегральных схемах на МДП-транзисторах. Цель изобретения - повышение надежности ЗУ при воздействии импульсных помех. Адресный формирователь, содержит ключевой транзистор 1, затвор которого является адресным входом 2 устройства, ключевые транзисторы 3, 4, 5, 6, затворы которых объединены и являются входом разрешения 7, а также ключевые транзисторы 8-14, нагрузочные транзисторы 15-20, первые зарядный 21 и разрядный 22 выходные транзисторы, исток и сток которых соответственно объединены и являются прямым выходом формирователя, вторые зарядный 24 и разрядный 25 выходные транзисторы, исток и сток которых объединены и являются инверсным выходом формирователя. Стоки ключевого транзистора 6, нагрузочных транзисторов 15-18, первого 21 и второго 24 зарядных транзисторов соединены с шиной питания. Истоки ключевых транзисторов 1, 4, 5, 8, 11, первого 22 и второго 25 разрядных транзисторов соединены с шиной нулевого потенциала. 6 ил.

Адресный формирователь на МДП-транзисторах, содержащий первый ключевой транзистор, затвор которого является адресным входом формирователя, второй ключевой транзистор, затвор которого является входом разрешения, а исток соединен со стоком первого ключевого транзистора, первый нагрузочный транзистор, затвор и исток которого соединены со стоком второго ключевого транзистора, третий ключевой транзистор, затвор которого соединен с затвором второго ключевого транзистора, четвертый ключевой транзистор, затвор которого сеодинен со стоком второго ключевого транзистора, а исток со стоком третьего ключевого транзистора, второй нагрузочный транзистор, затвор и исток которого соединены со стоком четвертого ключевого транзистора, третий нагрузочный транзистор, затвор которого соединен со стоком четвертого ключевого транзистора, пятый ключевой транзистор, сток которого соединен с истоком третьего нагрузочного транзистора, шестой ключевой транзистор, затвор которого соединен с затвором третьего ключевого транзистора, а исток с истоком пятого ключевого транзистора, седьмой ключевой транзистор, исток которого соединен со стоком шестого ключевого транзистора, четвертый нагрузочный транзистор, затвор которого соединен со стоком второго ключевого транзистора, исток со стоком седьмого ключевого транзистора, первый зарядный транзистор, затвор которого соединен со стоком пятого ключевого транзистора, а исток является прямым выходом формирователя, первый разрядный выходной транзистор, сток которого соединен с истоком первого зарядного транзистора, второй зарядный выходной транзистор, затвор которого соединен со стоком седьмого ключевого транзистора, второй разрядный выходной транзистор, сток которого соединен с истоком второго зарядного выходного транзистора и является инверсным выходом формирователя, отличающийся тем, что, с целью повышения надежности, в адресный формирователь введены восьмой ключевой транзистор, затвор которого соединен со стоком четвертого ключевого транзистора, а сток с затворами пятого ключевого и первого разрядного выходного транзисторов, девятый ключевой транзистор, затвор которого соединен со стоком второго ключевого транзистора, а сток с затворами седьмого ключевого и второго разрядного выходного транзисторов, десятый ключевой транзистор, затвор которого соединен со стоком пятого ключевого транзистора, а исток со стоком девятого ключевого транзистора, пятый нагрузочный транзистор, затвор которого соединен со стоком четвертого ключевого транзистора, а исток со стоком десятого ключевого транзистора, одиннадцатый ключевой транзистор, затвор которого соединен с затвором третьего ключевого транзистора, а исток соединен со стоком пятого нагрузочного транзистора, двенадцатый ключевой транзистор, затвор которого соединен со стоком седьмого ключевого транзистора, а исток со стоком восьмого ключевого транзистора, шестой нагрузочный транзистор, затвор которого соединен со стоком второго ключевого транзистора, исток со стоком двенадцатого ключевого транзистора, а сток с истоком одиннадцатого ключевого транзистора, истоки первого, третьего, шестого, восьмого, девятого ключевых и двух разрядных выходных транзисторов подключены к шине нулевого потенциала, стоки первого, второго, третьего, четвертого нагрузочных, одиннадцатого ключевого транзисторов подключены к шине питания.