Адресный формирователь Советский патент 1983 года по МПК G11C8/00 

(54) АДРЕСНЫЙ ФОРМИРОВАТЕЛЬ

Изобретение относится к запоминаю-) щим устройствам и может быть исполь-.. зовано при создании БИС на МДП-транзисторах.

Известны адресные формирователи, содержащие триггер-фиксатор на десяти транзисторах с выходными и управляю- 1ДИМИ шинами и два транзистора р.азбаланса, соединенные с входноп шиной и шиной опорного потенциала 1.

Недостатками данных адресных формирователей являются низкая ладежность и большое потребление мощности в статическом режиме.

Наиболее близким техническим решением к изобретению является адресный фор 1ирователь, содержащий триггер-фиксатор на десяти транзисторах, .три конденсатора, одиннадцатый и двенадцатый транзисторы разбаланса, тринадцатый, четырнадцатый и пятнадцатый отсекающие тpaнзиcтopы причем истоки первого, второго, третьего, четвертого, одиннадцатого и двенадцатого транзисторов соединены с общей шиной, затворы пятого и седьмого транзисторов соединены с истоком шестого и стоком первого транзисторов,затворы восьмого и десятого транзисторов соединены с истоком девятого

и стоком четвертого транзистора, затвора первого и второго транзисторов соединены со стоками одиннадцатого и третьего транзисторов и истоком восьмого, затворы третьего и четвертого транзисторов соединены со стоками второго и двенсщцатого транзисторов и истоком седьмого, стоки седьмого и восьмого транзисторов соединены с первой управляпощей шиной, стог ки пятого и десятого транзисторов соединены с третьей управля одей шиной, затворы шестого и девятого транзисторов соединены со второй

управляющей шиной, а их стоки - с шиной питания, исток пятого транзистора соединен с выходной шиной прямого адресного сигнала, исток десятого транзистора соединен с выходной ши20ной инверсного адресного сигнала, затвор одиннадцатого транзистора соединен с первой обкладкой первого конденсатора и стоком четырнадцатого /транзистора, затвор двенадцатого

25 транзистора соединен с первой обкладкой второго конденсатора и стоксял пятнадцатого транзистора, вторые обкладки первого и второго конденсаторов соединены с четвертой управлпю30 щей шиной, затворы тринадцатого, четырнадцатого и пятнзщцатого транзисторов соединены с пятой управляющей шиной, истоки четырнадцатого и тринадцатого транзисторов сое-динены с первой обкладкой третьего конденсатора, вторая рбкладка третьего конде сатора соединена с шиной питания, исток пятнадцатого транзистора соединен с шиной опорного потенциала, сток тринадцатого транзистора - с входной адресной шиной С2. Недостатком этого формирователя является то, что он потребляет большую мощностьво включенном состоянии так как присутствуют цепи прохождения активного тока от первой управляющей шины через седьмой и двенадцатый транзистор, либо через вось мой и одиннадцатый транзисторы. Целью изобретения является снихсение потребляемой формирователем , мощности. Поставленная цель достигается тем что в адресный формирователь, содержащий ВДП-транзисторы, причем стоки и затворы первого и второго переключающих транзисторов соединены по триггерной схеме, истоки первого и второго транзисторов обратной связи подключены соответственно к стокам первого и второго переключающих тран зисторов, истоки которых и истоки входного, опорного, первого и второг управляющих транзисторов соединены с шиной нулевого потенциала; затворы первого и второго переключающих тран зисторов подключены соответственно к затворам первого и второго управляющих транзисторов, стоки которых соединены соответственно с истоками первого и второго нагрузочных транзисторов, стоки которых подключены к шине питания, стоки первого и второго транзисторов обратной связи объ динены и являются первым управляющим входом формирователя, а затворы подключены соответственно к стоку первого и затвору третьего управляющих транзисторов и к стоку второго и зат вору четвертого управляющих транзисторов., затвор опорного транзистора соединен с шиной опорного напряжения затвор входного транзистора является первым адресным входом формирователя, вторым адресным входом и выходом которого являются соответственно истоки третьего и четвертого управля щих транзисторов, стоки которых и затворы первого и второго нагрузочны транзисторов являются соответственно вторым и третьим управляющими входам формирователя, введены третий и четве тый транзисторы обратной связи, истоки которых подключены соответствен но к стоку входного транзистора и к стоку опорного транзистора, затворы соответственно к стокам первого и второго управляющих транзисторов, а стоки - соответственно к затворам первого и второго переключающих транзисторов. На фиг.1 приведена принципиальная схема предложенного формирователя; на фиг.2 - временные диаграммы, поясняющие его работу. На фиг.1 обозначены шина 1 нулевого потенциала, шина 2 питания--первый 3, второй 4 и третий 5 управляющие входы формирователя, шина 6 опорного напряжения, первый 7 и второй 8 адресные входы формирователя и выход 9 формирователя. Предложенный адресный формирователь содержит (фиг.1) первый 10 и второй 11 переключающие транзисторы, первый 12 и второй 13 транзисторы обратной связи, входной 14 транзистор, опорный 15 транзистор.первый 16 и второй 17 управляющие транзисторы, первый нагрузочный транзистор 18, третий 19 и четвертый 20 управляющие транзисторы, второй нагрузочный транзистор 21, третий 22 и четвертый. 23 транзисторы обратной связи. На фиг.2 изображены временные диаграммы напряжений Uij, 04 5 соответственно на первом, втором и третьем управляющих входах формирователя и напряжения U на первом адресном входе формирователя. Параметры транзистора 10 {фиг.1) выбираются равными параметрам транзистора 11, параметры тоанзисторов 12 и 13, 19 и 20, 18 и 21, 16 и 17, 22 и 23, 14 и 15 также попарно равны между собой. . Предложенный адресный формирователь работает следующим образом. В исходном состоянии напряжение на входах 3 и 4 равно нулю, на входе 5 - высокое напряжение, равное, либо превышающее напряжение на шине 2 питания. Пусть напряжение на входе 5 равно напряжению на шине питания и ; тогда в исходном состоянии затворы транзисторов 12 и 13 булут заряжены до напряжения (и е V - пороговое напряжение МДП-транзистора. Через открытие транзисторы 19,20, 12 и 13 напряжение на входе 8 и входе 9 и на затворах транзисторов 10 и 11 установится равным на пряжению на входах 4 и 3 соответственно, т.е. будет равно нулю. Напряжение на шине 6 опорного напряжения постоянно и равно полусумме напряжений логического нуля и единицы на входе 7. Для правильной работы адресного формирователя напряжение на шине опорного напряжения должно превышать пороговое напряжение МДП-транзистЪра. Напряжение на входе 7 должно установиться равным уровню погичес :с го

нуля, либо единицы до появления высокого напряжения на входе 3. Пусть г например, на входе 7 имеет место низкое напряжение, соответствующее логическому нулю.

В момент времени t (фиг.2) на входе 3 (фиг.1) появляется импульс

-напряжения, и; напряжение на входе 5 в этот момент уменьшается до нуля. Через открытые транзисторы 12 и 13 затворы транзисторов 11 и 10 заряжаются, а через транзисторы 23, 15 и 22, 14 разряжаются.

При равных токах заряда затворов транзисторов 10 и 11 ток разряда затвора транзистора 11 больше тока разряда затвора транзистора 10, так как на затворе транзистора 15 напряжение больше, чем на затворе транзистора 14, и транзистор 15 имеет большую проводимость. Поэтому затвор транзистора 10 заряжается быстрее до напряжения, больше порогового УТ , чем затвор транзистора 11 При этом открытый транзистор 10 увеличивает ток разряда затвора транзистора 11, открытый транзистор 16 разряжает затворы транзисторов 12 и 22, уменьшая тем самым ток заряда транзистора 11 и ток разряда затвора, транзистора 10. К триггерной по ложительной обратной связи между тразисторами 10 и 11 прибавляется положительная обратная связь, охваты1вающая транзисторы 22 и 23, что ускоряет процесс переключения. Разница напряжений на затворах транзисторов 10 и 11 лавинообразно нарастает. В конце процесса переключения напряжение на затворах транзисторов 10 и 13 соответствует высокому уровню, на затворах транзисторов 11 и 12 напряжение равно нулю. В момент времени t. (фиг.2) подается импульс напряжения на вход 4. Так как транзистор

19(фиг.1) закрыт, а транзистор 20 открыт, то через открытый транзистор

20выход 9 заряжается до напряжения входа 4. Напряжение на входе 7 уже в момент времени t (фиг.2) может иметь произвольное значение, не влияя на работу адресного формирователя, так как транзистор 22 (фиг.1) закрыт, и прохо)сдение тока по цепи вход 3 - транзистор 13 - транзистор 22 - транзистор 14 -шина 1 исключается.

В момент времени фиг.2) напряжение на входах 3 и 4 уменьшается до нуля, а на входе 5 возрастает до Uy,. Адресный формирователь переходит в исходное состояние.

При высоком логическом уровне на входе 7 в момент времени t (фиг.2; затвор транзистора 11 (фиг.1) заряжается быстрее затвора транзистора 10, так как проводимость транзистора 15 меньше проводимости транзистора

14. По цепям положительной обратной связи .через затворы транзисторов 11, 13 и 23 разница напряжений на затворах транзисторов 10 и 11 усиливается. В конце процесса переключения (фиг.2) напряжение на затворах транзисторов 11 и 12 (фиг.1) соответствует высокому уровню, а на затворах транзисторов 10 и 13 равно нулю.

Так как транзисторы 10,13 и 23

0 закрыты, то прохождение тока в цепи вход 3 - шина 1 исключается. Смена логического уровня на входе 7 (фиг.2) также не влияет на работу адресного формирователя, так как нулсьое напря5жение на затворе транзистора 10 (фиг.1) удерживается транзистором 11.

С приходом импульса на вход 4 в момент времени .t (фиг. 2) напряжение на выходе 9 остается равным нулю, а на входе 8 увеличивается до

0 напрях ения на входе 4.

Итак, введение транзисторов 22 и 23 позволяет снизить мощность, потребляемую адресным формирователем в включенном состоянии по цепи вход

5 3 - транзистор 12 - транзистор 23 транзистор 15 - шина 1, либо по цепи вход 3 - транзистор 13 - транзистор 22 - транзистор 14 - шина 1, так как после срабатывания адресного

0 формирователя один из транзисторов в каждой из пар 12 и 23, 13 и 22 оказывается закрытым.

При этом предложенный формирователь имеет малое время удержания нап

5 пряжения на входе 7 на истинном логическом уровне, как и известный Кроме того, транзисторы 22 и 23 . образуют дополнительную положительную обратную связь, ускоряю1цую про0цесс переключения предложенного адресного формирователя, что увеличивает его быстродействие. I

Технико-экономическое преимущество предложенного адресного формирова5теля заключается в том, что он потребляет меньшую мощность, чем известный, при высоком быстродействии.

Формула изобретения

Адресный формирователь, содержаий МДП-транзисторы, причем стоки и затворы первого и второго переключающих транзисторов соединены по триггерной схеме, истоки первого и второго транзисторов обратной связи подключены соответственно к стокам rtepBoro и второго переключающих транзисторов, истоки которых и истоки входного, опорного, первого и второго управляющих транзисторов соеинены с шиной нулевого потенциала, затворы первого и второго переключающих транзисторов подключены соответственно к затворам первого и второго управляющих транзисторов, которых соединены соответственно в истоками первого и второго нагрузочных транзисторов, стоки которых подключены к,шине питания, стоки пер вого и второго транзисторов обратной связи объединены и являются первым управляющим входом формирователя, а затворы подключены соответственно к стоку первого и затвору третьего управлякхцих транзисторов и к стоку второго и затвору четвертого управляющих транзисторов, затвор опорного транзистора соединен с шиной опорного напряжения, затвор входного транзистора является первым адресным входом, формирователя, вторым адресным входом и выходом которого являются соответственно истоки третьего и четвертого управляклцих транзисторов, стоки котсэршс и затворы первого и второго нагрузочных транзисторов являются соответственно вторым и треч тьим управляющими входами формирователя , отличающийся тем, что, с целью снижения потребляемой формирователем мощности, в него введены третий и четвертый транзисторы обратной связи, истоки которых подключены соответственно к стоку входного транзистора и к стоку опорного транзистора, затворы - соответственно к стокам первого и второго управляющих транзисторов, л стоки - соответственно к затворам первого и второго переключающих транзисторов. Источники информации, принятые во внимание при экспертизе 1.Электроника, 1978, 7, с.36. 2, Электроника, 1977, 9, с.52 {прототип).

n

Ut,