Выходное буферное устройство Советский патент 1988 года по МПК H03K19/08 G11C11/40 

второй шипе питания, а затвор четырнадцатого нагрузочного транзистора подключен к стоку десятого ключевого транзистора, и нагрузочный резистор, один выцод которого подключен к стоку десятого ключевого транзистора, а другой вывод - к первой шине питания, сток шестого ключевого транзистора подключен к первой шине питания,

сток восьмого ключевого транзистора подключен к второй управляющей шине, исток и затвор седьмого нагрузочного транзистора подключены соответственно к стоку седьмого ключевого транзистора и к первой шине питания, исток пятого ключевого транзистора подключен к второй шике питания.

ВЫХОДНОЕ БУФЕРНОЕ УСТРОЙСТВО, содержащее ключевые транзисторы и нагрузочные транзисторы, стоки которых подключены к первой шине питания,затвор и исток первого нагрузочного транзистора подключены к стоку первого ключевого транзистора и к затворам второго и третьего ключевых транзисторов, истоки первого, второго и третьего ключевых транзисторов подключены к стоку четвертого ключевого транзистора, исток которого подключен к второй шине питания, затворы первого и четвертого ключевых транзисторов являются соответственно информационным входом и одним управляющим входом устройства, затворы второго и третьего нагрузочных транзисторов подключены к истоку второго нагрузочного транзистора и к стоку второго ключевого транзистора, исток третьего нагрузочного транзистора подключен к стоку третьего ключевого транзистора, затвор и исток четвертого нагрузочного транзистора подключены к стоку пятого ключевого транзистора и к затвору шестого ключевого транзистора, исток шестого ключевого транзистора подключен к стоку седьмого ключевого транзистора, исток которого подключен к второй шине питания, затвор восьмого ключевого транзистора подключен к затворам пятого и седьмого ключевых транзисторов, исток восьмого ключевого транзистора подключен к стоку девятого ключевого транзистора, затвор десятого ключевого транзистора подключен к стоку седьмого ключевого транзистора, исток десятого ключевого транзистора подключен к стоку одиннадцатого ключевого транзистора и является выходом устройства, затвор и исток одиннадцатого ключевого.тран§ зистора подключены соответственно к стоку девятого ключевого транзистора (Л и к второй шине питания, отличающееся тем, что, с целью повышения быстродействия устройства, оно содержит пятый, шестой и седьмой нагрузочные транзисторы, стоки которых подключены к первой шине питания, двенадцатый ключевой транзистор,стоккоторого подключен к первой шине питания, а исток двенадцатого ключевого транзистора подключен к истоку и затвору пятого нагрузочного транзистора и к затвору девятого ключевого трАнзистора, тринадцатый ключевой тран зистор, затвор которого подключен к стоку третьего ключевого транзистора, исток - ко второй шине питания, а сток тринадцатого ключевого транзистора подключен к истоку двенадцатого ключевого транзистора, затвор которого подключен к затвору и истоку шестого нагрузочного транзистора, четырнадцатый ключевой транзистор,сток которого подключен к истоку шестого нагрузочного транзистора, исток - ко

1

Изобретение относится к области вычислительной техники и может быть использовано при разработке запоминающих устройств в виде интегральной схемы со структурой металл-окиселполупроводник статического типа,

Известно выходное буферное устройство, содержащее две входные шины два сложных инверторных каскада, содержащих объединенные нагрузки, затворы которых перекрестно подключены к входным шинам, два последовательно включенных логических транзистора Б каждом сложном инверторном каскаде, затворы которых соединены между собой и подключены к другой входной шине5 противоположной той к которой подключен затвор нагрузочного транзистора. Между узлом, соединяющим логические транзисторы в каждом инверторном каскаде и шиной питания включен транзистор, затвор которого подключен к затвору нагрузочного транзистора. Выходная буферная схема содержит также два других инверторных каскада; представляющих собой последовательное включение между шиной питания транзистора с нулевь м пороговым напряжением, затвор которого подключен к имеющейся в буферной схеме шине разрешения ее работы обедненного нагрузочного транзистора затвор которого подключен к выходу одного сложного инверторного каскада и логического транзистора, затвор которого подключен к выходу другого сложного инверторного каскада. Выходная буферная схема содержит также два выходных транзистора, включенных последовательно меЗкду шиной питания и шиной общего потенциала. Узел между ними подключен к выходной шине.

Недостатком этой буферной схемы является низкое быстродействие при формировании выходного сигнала с уровнем логической единицы из-за

подачи на затвор формирзтощего этот сигнал транзистора потенциала, который, хотя и повышается относительно потенциала шины питания (+5В), но ненамного - всего на величину около

0,5 В, и обусловленной этим низкой скорости заряда выходной шины до стандартного уровня 2,4 В,

Наиболее близким техническим решением к изобретению является выходное буферное устройство, содержащее МОП-транзисторы, из которых шесть - нагрузочные г а четырнадцать ключевые, входную шину, выходную шину, шины разрешения работы, шину за-

прета работы, шину питания и шину общего потенциала.

Недостатком известного устройства является низкое быстродействие, связанное с его собственными внутранними задержками и задержками формирования на выходной шине, которая в типичных случаях нагружена емкостью около 100 пфо вьхкодного логического перепада.

Внутренние задержки связаны главным образом с наличием в цепи заряда затвора выходных формирующих транзисторов двух последовательно включенных транзисторов - с одного ключевого с нулевым пороговым напряжением и другого нагрузочного обедненного типа,

Целью изобретения яв.Т1яется повышение быстродействия выходного буферного устройства.

Поставленная цель достигается тем, что в выходное буферное устройство. содержащее ключевые тра})зисторы и нагрузочные транзисторы, стоки кото рых подключены к первой шине питани затвор и исток первого.нагрузочного транзистора подключены к стоку первого ключевого транзистора и к затв рам второго и третьего ключевых тра зисторов, истоки первого, второго и третьего ключевых транзисторов подключены к стоку четвертого ключевог транзистора, исток которого подключен ко второй шине питания, затворы первого и четвертого ключевых транзисторов являются соответственно ий формационным входом и одним управляющим входом устройства, затворы второго и третьего нагрузочных тран зисторов подключены к истоку второго нагрузочного транзистора и к ст ку второго ключеЬого транзистора, и ток третьего нагрузочного транзисто ра подключен к стоку третьего ключе вого транзистора, затвор и исток че вертого нагрузочного транзистора по ключены к стоку пятого ключевого транзистора и к затвору шестого клю чевого транзистора, исток шестого ключевого транзистора подключен к стоку седьмого ключевого транзистора, исток которого подключен к второй шине питания, затвор восьмого ЮБОчевого транзистора подключен к затвору .пятого и седьмого ключевых транзисторов, исток восьмого клйчевого транзистора подключен к стоку девятого ключевого транзистора,затвор десятого ключевого транзистора подключен к стоку седьмого ключевого транзистора, исток десятого ключевого транзистора подключен к стоку одиннадцатого ключевого транзистора и является выходом устройства, затвор и исток одиннадцатого ключевого транзистора подключены соответственно к стоку девятого ключевого транзистора и ко второй шине питания, дополнительно введены пятый, шестой и седьмой нагрузочные транзисторы, стоки которых подключены к первой шине питания, двенадцатый ключевой транзистор, сток которого подключен к первой шине питания, и исток двенадцатого ключевого транзистора подключен к истоку и затвор пятого нагрузочного транзистора и к затвору девятого ключевого транзистора, тринадцатый ключевой транзистор, затвор которого подключен к стоку третьего ключевого транзистора, исток - ко второй шине питания, а сток тринадцатого ключевого iтранзистора подключен к истоку двенадцатого ключевого транзистора,затвор которого подключен к затвору и истоку шестого нагрузочного транзистора, четырнадцатый ключевой транзистор, сток которого подключен к истоку шестого нагрузочного транзистора, исток - ко второй шине питания, а затвор четырнадцатого нагрузочного транзистора подключен к стоку девятого ключевого транзистора, и нагрузочный резистор, один вьюод которого подключен к стоку десятого ключевого транзистора, а другой вывод - к первой шине питания, сток шестого ключевого транзистора подкхпочен к первой шине питания, сток восьмого ключевого транзистора подключен ко второй управляющей шине, исток и затвор седьмого нагрузочного транзистора подключены соответственно , к стоку седьмого ключевого транзистора и к первой шине питания, исток пятого ключевого транзистора подключен ко второй шине питания. На чертеже представлена принципиальная схема устройства. Выходное буферное устройство содержит нагрузочные транзисторы 1,2, 3, Д, ключевые транзисторы 5, 6, 7, 8,9, 10, ключевые транзисторы 11, 12, 13, 14 и 15, нагрузочные транзисторы 1,6, 17 и 18, ключевые транзисторы 19, 20, 21, нагрузочный резистор 22, входную шину 23, выходную шину 24, управляющие шины 25 и 26 и шины питания 27 и 28. Ключевые транзисторы 5, 6, 7, 8, 9,10, 11, 1.3, 14, 15, 20, 21, являются МОП-приборами обогащенного типа, Нагрузочные транзисторы 1, 2, 3, 4, 16, 17, 18. являются МОП-приборами обедненного типа, ключевые транзисторы 10, 12, 19 являются МОП-приборами с нулевым пороговым напрядением. Выходное буферное устройство работает следующим образом. Его работа при поданном на схему питающем напряжении разрешается сигналами по управляющим шинам 25 и 26, имеющим единичное логическое значение и уровень напряжения шины питания 27, От этого высокого управляющего напряжения включен транзистор 8, соединяя истоки транзисторов 5, 6,

7 с шиной общего потенциала. Пусть работа буферного устройства рассматривается с момента, когда входное напряжение на шине 23 соответствует логической единице. Инверторный каскад на транзисторах 1 и 5 инвертирует этот высокий уровень и запирает транзисторы 6 и 7, отчего напряжение на стоках транзисторов 6 и 7 равны питающему напряжению на шине 27. От этого высокого уровня напряжения проводят ток транзисторы 9 и 11 и их стоковые напряжения соответствуют логическому нулю. Поскольку на стоке транзистора 7 высокое напряжение, то подключенный к нему затвором проводит ток транзистор 12 и 20.

Проводимость транзистора 12 обуславливает заряд затвора транзистора 15, который является проводящим и при выключенном транзисторе 14 формирует на выходной шине 24 выходной сигнал низкого уровня. Так как транзистор 14 тока не проводит, то постоянный резистор 22 заряжает затвор транзистора 21 до питающего напряжения и тем самым разряжает затвор транзистора 19, который в этом состоянии проводит незначительный ток, как транзистор с нулевым пороговым

напряжением, не препятствуя сохранению уровня логического нуля на стоке транзистора 20 и затворе транзистора 13 и позволяя транзистору 12 зарядить затвор транзистора 15 от шины разрешения работы устройства 25, имеющей потенциал шины питания, до максимального напряжения.

Пусть, теперь напряжение на входной шине 23 снижается и проводимость транзистора 5 значительно падает. Вследствие этого нагрузочный транзистор обедненного типа 1 повышает потенциал на затворах транзисторов 6 и 7, вызывая их отпирание и снижение их стоковых потенциалов. В силу происходящего разряда затворов транзисторов 9 и 11 их стоковые потенциалы могут повышаться. Вследствие того что ток нагрузочного транзистора 4 протекает только на затвор транзистора 10 с нулевым пороговым напряжением, а при заряде транзистора 10 вызванный этим ток транзистора 10 заряжает исток этого транзистора, повышая его потенциал, затвор транзистора 10 представляет для инверторного каскада на транзисторах 4 и 9

меньшую емкостную нагрузку, чем инверторный каскад с логическим транзистором, идентичным транзистору 10 и выходное напряжение инверторного каскада на транзисторах 4 и 9 быстро достигает уровня питающего напряжения на шине 27 и быстро идет процесс заряда затвора транзистора 14 и

0 ввода транзистора 14 в проводящее состояние. Одновременно с ростом потенциала на затворе транзистора 14 происходит выключение транзистора 12 и транзистора 20. Прекращение проводимости транзистора 20 является началом для заряда нагрузочным транзистором 16 обедненного типа затвора транзистора 13, который при достаточном времени заряда привел бы к разряду затвора транзистора 15. Однако, проводимость транзистора 16 подбирается так, что скорость заряда им затвора транзистора 13 недостаточна для того, чтобы включить этот транзистор

5 раньше, чем упадет потенциал на затворе транзистора 21 за счет совместной проводимости транзисторов 14 и 15. Падение напряжения на стоке транзистора 14 свидетельствует о нараста0 НИИ потенциала на его затворе и является сигналом к включению транзистора 13 током нагрузочного транзистора 17, после которого полностью разряжается затвор транзистора 15 и полностью прекращается его проводимость, вследствие которой потенциал выходной шины был низким и при включении транзистора 14, поскольку ток в последовательной цепи ограничивался постоянным 0 резистором 22, имеющим значение 150250 Ом.

Как только проводимость транзистора 15 падает до нуля, резистор 22 начинает заряжать сток транзистора 14, разряженный при включенных транзисторах 14 и 15, а через проводящий канал этого транзистора - выходную шину 24. Поскольку в структуре МОП-транзистора 14 его затвор наQ ходится над его проводящим каналом, отделенный от него тонким слоем диэлектрика, дающим значительную емкость, то при повышении потенциала на его стоке, истоке в канале совместно с ним повышается потенциал его затвора. Поскольку пороговое напря жение транзистора 10, имеющее нулевое значение, при потенциале его истока, смещенном относительно потенциала общей подложки интегральной схемы, смещается в сторону положительных значений, то транзистор 10 этом процессе повышения потенциала на затворе транзистора 14 тока не проводит в накопленный на затворе транзистора 14, заряд остается почти неизменным. Вследствие этого при росте выходного напряжения потенциал на затворе транзистора 14 превышает питающее напряжение на 2-3 В (при +5 В питаний), способствуя заряду выходной шины с большей скоростью и до большего потенциала,чем при достижении затворного потенциала транзистора 14 питающего напряжения и превышении его на величину около 0,5 В в известном устройстве. Во время происходящего заряда стока транзистора 14 транзистор 21 становится вновь проводящим и разря жает затвор транзистора 19, оставляя потенциал на затворе транзистор 13 под управлением транзисторов 16 и 20. Так как в состоянии с низким потенциалом на входной шине 23 транзистор 20 тока не проводит, то тран зистор 16 поддерживает заряд на зат воре транзистора 13, полученный им при проводящем транзисторе 19 и с течением времени доводит потенциал затвора транзистора 13 до потенциала шины питания 27, оставляя потенциал на затворе транзистора 15 ниже его порогового напряжения, а сам транзистор 15 - непроводящим и не влияющим на потенциал выходной шины 24. Но по истечении некоторого времени, более продолжительного по сра нению с временем формирования положительного выходного перепада, за счет токов утечки потенциал затвора транзистора 14 снизится относительно своей максимальной величины, пр вьшающей питающее напряжение, и буд определяться транзистором 18 обедненного типа, ток которого достаточно мал, чтобы не вызвать изменение заряда на затворе транзистора 1 в процессе формирования положительного выходного перепада, но достато но велик по сравнению с величинами токоб утечки р-п-переходов транзист ров чтобы поддерживать потенциал н затворе транзистора 14, равным поте циалу шины питания 27. В соответстВИИ с этим потенциал выходной шины 24, который может достигнуть потенциала шины питания 27, понижается по уровню до того значения, которое превышает в установившемся состоянии его величину в схеме известного устройства. Когда вслед за этим входное напряжение повышается по уровню до логической единицы, выходное напряжение первого инверторного каскада, образованного транзисторами 1 и 5, понижается до логического нуля и вместе с этим перестает проводить ток транзистор 6 и транзистор 7, и током нагрузочного транзистора заряжается затвор нагрузочного транзистора 3 для ускоренного заряда затворов транзисторов 9, 11, 12, 20 до их включения. Вследствие возникшей проводимости транзисторов 9 и 11 затвор транзистора 14 разряжается почти до потенциала общей шины 28 и он перестает быть проводящим. Проводящий транзистор 20 разряжает затвор транзистора 13, после чего заряд затвора транзистора 15 и формирование на выходной шине низкого уровня, зависящего как от проводимости транзистора 15, так и от величины и подключения внешней нагрузки, совершается транзистором 12 от шины разрешения работы 25 без противодействующего влияния со стороны транзистора 13 и до максимального значения потенциала, определяющегося пороговым напряжением транзистора 1-2, увеличенным относительно его нулевого значения смешением потенциала истока относительно потенциала подложки. Чтобы запретить работу устройства в режиме выдачи кода нуля или единицы, потенциалы шин разрешения работы устройства 25 и 26 понижаются до уровня, соответствующего логическому нулю. Вследствие этого понижения транзистор 8 перестает проводить ток и стоковое напряжение транзистора 7 становится высоким, равным потенциалу шины питания 27. Оба транзистора 9 и 11 проводят ток, разряжая им затвор транзистора 14, вводя его в сйстояние отсечки, если он бьш проводящим. В то же время через проводящий транзистор 12 разряжается затвор транзистора 15, если он был заряжен, Вследствие отсутствия проводимости транзисторов 14 и 15 на выходе бу9фермой схемы BoanHKitcc высокоимпе- дансное состояние, в котором потенциал выходной шины (если она отключена от других схем) определяется током утечки через транзисторы и их переходы. Выходное буферное устройство вводится вновь в работу в следзпощей последовйтельности. Вначале повышается до потенциала шины питания 27 потенциал на шине разрешения работы схемы 25, без такого повышения потенциала на шине разрешения работы схемы 26. Вследствие этого через проводящий транзистор 12 при непроводящем транзисторе 13 заряжается затвор транзистора 15 и на выходной шине возникает низкий уровень напряжения. Теперь может быть установлен уровень логической единицы на шине разрешения работы схемы 26, Если на входной шине к этому времени потенциал логической единицы, то вследствие заземления истоков транзисторов 5, 6, 7 прежде существовавший.высокий уровень напряжения на стоке транзистора 7 не инвертируется и низкий логичеккий уровень на выходной шине 24 сохраняется. В том случае, когда входная шина 23 находится к указанному моменту времени в состоянии логического нуля при протекании тока через транзистор 8, при выключенном транзисторе 5 транзисторы 6 и 7 проводят ток, потенциал на стоке транзистора 7 снижается, и на выходной шине 24 появляется логическая единица после описанной выше последовательности событий. Преимуществом предложенного выход ного буферного устройства является повышение быстродействия..Быстродействие зависит как от внутренних задержек при прохождении сигнала с, входной шины на затвор выходного формировательного транзистора 14 или ,15, так и от тока этих транзисторов поскольку типичная величина емкостной нагрузки весьма велика и составляет 100 пф. В предложенной схеме внутренние задержки прохождения сигналов с уровнями логического нуля и логической единицы уменьшаются путем замены последовательного включения в качестве нагрузки каскада, воз буждающего высокий уровень на затворе какого-либо выходного транзистора транзистора с нулевым пороговым на010пряжением, служащего для отключения тока при .запрете работы схемы и ооычного обедненного транзистора с подведением к его затвору управляющего сигнала, .одним транзистором с подключением его затвора к источнику этого управляющего сигнала, а истока - к затвору соответствующего формирующего транзистора на выходе. Такое включение сохра1няет максимальную величину выходного напряжения, получаемого с помощью нагрузки из последовательного включения транзистора с нулевым пороговым напряжением и обедненного транзистора и вместе с тем, не ухудшая скорости нарастания выходного напряжения этой цепи в положительную сторону, устраняет значительное потребление мощности, поскольку в нем вместо постоянного тока обедненной нагрузки в состоянии с низклм выходным напряжением протекает лишь небольшой ток не полностью закрытого транзистора с нулевым пороговым напряжением, и эти токи отличаются друг от друга по величине в 4-8 раз. Потребление мощности уменьшается, а быстродействие увеличивается, поскольку в последовательной нагрузочной цепи из двух транзисторов, используемой в прототипе, ток заряда ограничивается обедненным нагрузочным транзистором, а ток этого обедненного нагрузочного транзистора ограничивается допустимым рассеянием мощности, поскольку одна из этих состоящих из двух последовательных транзисторов нагрузочных цепей в рабочем режиме постоянно рассеивает ее. В предлагаемой выходной буферной схеме высокое быстродействие осуществлено за счет того, что напряжение на затворе формирующего выходной положительный перепад транзистора 14, благодаря емкостной связи его затвора с каналом и областями стока и истока, потенциалы которых возрастают от низ.кого первоначального значения, возрастает от высокого первоначального значения, несколько меньшего питающего напряжения за счет порогового падения на ключевом транзисторе с нулевым пороговым напряжением с учетом смещения подложки, до значения, превышающего питающее напряжение шины 27 на 2-3 В, ток заряда по мере происходящего заряда выходной шины не падает так быстро, как в схеме прототипа за счет запирания формирующего положительный уровень выходного напряжения транзистора этим напряжением. При этом присутствие в стоковой цепи транзистора 14 постоянного резистора, необходимого для увеличения заряда затвора транзистора 14, и обращения емкости затвор сток из отрицательного фактора в прототипе в положительной, почти не сказывается на быстродействии за счет наличия последовательной цепи благодаря малой величине этого резистора, при которой обеспечивается работоспособность выходной буферной схемы, незначительно отличающейся от величины такого резистора в стандартных сериях схем транзисторно-транзистор27 о 27 927 027 Q 27 ,М«г# 2t г«

ной логики, при дальнейшем возрастании выходного потенциала достигается даже потенциал шины питания +5 В, но затем он возвращается, при неизменном входном напряжении, к значению потенциала более высокому, чем

характерно для схемы прототипа, вследствие неполного разряда затвора формирующего положительный выходной перепад транзистора за счет токов тепловой утечки через переходы транзисторов 10 и 11 до величины, меньшей питающего напряжения на пороговое напряжение транзистора 10, но только до потенциала шины питания за счет обедненного нагрузочного транзистора 18 и эта разница по сравнению с прототипом составляет около 6,4 В. о 25 2ff т. 28 2S