Устройство для ввода информации Советский патент 1985 года по МПК G06F13/00 

вый выход соединен с вторым входом третьего элемента ИЛИ, второй и третий выходы третьего блока элементов И соединены с соответствующими вторыми входами второго и третьего блоков элементов ИЛИ, вход второго усилителя является пятым входом устройства, а первый выход соединен с вторым входом пятого элемента И, второй выход второго усилителя соединен с вторым входом третьего блока элементов И и первыми входами четвертого и пятого элементов ИЖ, вторые входы которых соединены соответственно с выходами первого и второго элементов И, а выходы соединены соответственно с вторыми входами второго и третьего регистров, третьи входы которых являются шестым входом устройства, второй выход второго регистра соединен с четвертым входом третьего регистра, второй выход которого соединен с четвертым входом второго регистра, второй вход первого элемента ИЛИ является седьмым входом устройства, а третий вход соединен с вторым выходом первого уси.пителя, выход первого элемента ИЛИ через первый элемент задержки соединен с первым входом счетчика, второй вход которого является восьмым входом устройства, вход третьего усилителя является девятым входом устройства, первый выхо третьего усилителя соединен с первым входом четвертого элемента И и четвертым входом первого блока элементов И, вькод которого является вторым выходом устройства, второй выход третьего усилителя соединен с вторым входом второго элемента ИЛИ, выход которого является третьим выходом устройства и соединен с первым входо шестого элемента РШИ, второй вход которого соединен с вторым выходом второго блока элементов И, а выход соединен с третьим входом первого регистра, выход второго элемента И соединен через второй элемент задержки с первым входом седьмого эле.мента ИЛИ, второй вход которого соединен с вторым выходом второго усилителя, а выход соединен с вторым входом четвертого триггера, выход которого соединен с первым входом второго сумматора, второй вход которого является десятым входом устройства, а выход Соединен с вторым входом четвертого элемента И.

УСТРОЙСТВО ДЛЯ ВВОДА ИНФОРМАЦИИ, содержащее генератор одиночных импульсов, шифратор, три триггера, три регистра, два блока элементов И, два блока элементов ИЛИ, пять элементов И, два элемента ИЛИ, пер- . вый элемент задержки, первый усилитель, счетчик и дешифратор, первый вход которого соединен с выходом счетчика, а второй вход соединен с выходом первого элемента ИЛИ, выход дешифратора соединен с первым входом первого регистра, выход которого является первым выходом устройства, а второй вход соединен с выходом первого блока элементов ИЛИ, входы которого соединены с соответствующими выходами первого и второго блоков элементов И, первые выходы второго и третьего регистров соединены соответственно с первым и вторым входами первого блока элементов И, третий вход которого соединен с первым выходом первого усилителя, вход которого является первым входом устройства, а второй выход соединен с первым входом второго блока элементов И, второй вход которого является вторым входом устройства, первый выход шифратора соединен с входом генератора одиночных импульсов, выход которого соединен с первыми входами первого и второго элементов И и входом первого триггера, выход которого соединен с первым входом третьего элемента И и входом л второго триггера, выход которого соединен с входом третьего триггера, первый выход которого соединен с вторым входом первого элемента И, а второй выход соединен с вторыми входами второго и третьего элементов И, выход третьего элемента И соединен с первым входом первого элемента ИЛИ, вькод четвертого элемента И соедис S нен с первым входом второго элемента (О ИЛИ, отличающе еся тем, что, с целью расширения области прис менения путем обеспечения режима коррекции, в устройство введены третий блок элементов И, третий блок элементов ИЛИ, с третьего по седьмой элементы ИЛИ, второй и третий усили41 тели, два сумматора, второй элемент задержки и четвертый триггер, вход шифратора является третьим входом эо устройства, второй выход шифратора соединен с первыми входами второго и третьего блоков элементов ИЛИ, выходы .которых соединены с первыми входами второго и третьего регистров, первые выходы которых соединены с соответствунлцими входами первого сумматора, выход которого соединен с первым входом пятого элемента И, выход которого соединен с первым входом третьего элемента ИЛИ, выход которого соединен с первым входом четвертого триггера, первый вход третьего блока элементов И является четвертым входом устройства, а пер

1

Изобретение относится к области вычислительной техники и может быть использовано при контроле и диагностике процессоров и других цифровых устройств..

Целью изобретения является расширение области применения устройства путем обеспечения реж1{ма коррекции информации.

На чертеже представлена функциональная схема предлагаемого устройства.

Устройство содержит первый регистр 1, второй регистр 2 (регистр старших разрядов), третий регистр 3 (регистр младших разрядов), пшфратор 4, генератор 5 одиночных импульсов, счетчик 6, дешифратор 7, первьй блок 8 элементов И, второй блок 9 элементов И, третий блок 10 элементов И, второй блок 11 элементов ИЛИ, первый

блок 12 элементов ИЛИ, третий блок 13 элементов ИЛИ, первый элемент И 14, второй элемент И 15, третий элемент И 16, пятьй элемент И 17, четвертый элемент И 18, первый элемент ИЛИ 19, второй элемент КИИ 20, четвертьм элемент ИЛИ 21, пятый элемент ИЛИ 22, третий элемент ИЛИ 23, седьмой элемент ИЛИ 24, шестой элемент ИЛИ 25, первый триггер 26, второй триггер 27, третий триггер 28, четвертый триггер 29, первый элемент 30 задержки, второй элемент 31 задержки, первый усилитель 32, второй усилитель 33, третий усилитель 34, первьй сумматор 35, второй сумматор 36, первый вход 37, второй вход 38, третий вход 39, четвертый вход 40, пятый вход 41, шестой вход 42, седьмой вход 43, восьмой вход 44, девятьй вход 45, десятый вход 46, первый вькод 47,

3

второй выход 48, третий выход 49.

Устройство работает следующим образом.

Занесение информации в регистр 1 при помощи сигналов ручного управления в пред-пагаемом устройстве осуществляется практически так же, как и в известных. .

По сигналам ручного управления, поступающим с входа 39 устройства на вход шифратора 4, в последнем осуществляется их потетрадная . шифрация, результат которой передает ся на входы блоков 11 и 13 элементов ИЛИ, с выходов которых при наличии разрешающих потенциалов с выходов элементов ИЛИ 21 и 22 осуществляется запись в регистры 2 и 3 старших или мпадших разрядов соответственно. Содержимое регистров 2 и 3 поступает на сумматор 35, на инвертированном выходе которого формируется значение контрольного разряда регистров 2 и 3 Значение контрольного разряда с выхо да сумматора 35 подается на вход элемента И 17, с выхода которого при наличии разрешающего потенциала с инвертированного выхода усилителя

33через элемент ИЛИ 23 передается на информационный вход триггера 29. При наличии сигнала с выхода элемента ИЛИ 24 осуществляется установка на триггере 29 значения контрольного разряда регистров 2 и 3. Состояние триггера передается на вход сумматора 36, с выхода которого - на вход элемента И 18, а с выхода последнего при наличии разрешающего потенциала с инвертированного выхода усилителя

34через элементы ИЛИ 20 и ИЖ 25 на вход регистра 1. С выхода блока 8 элементов И при наличии разрущающих потенциалов с инвертированных выходов усилителей 32 и 34 содержимое регистров 2 и 3 через блок элементов ИЛИ 12 подается на информационный вход регистра 1. Управление занесением в регистр 1 сформированного на ее информационных входах байта информации с контрольным разрядом осуществляется дешифратором 7.

Кроме информации, поступающей на входы блоков 11 и 13 элементов ИЛИ после подачи сигналов на вход 39, с другого выхода шифратора 4 поступает сигнал на вход генератора 5, которьй вьфабатьгеает импульс длительностью один такт синхронизации.

71800 4

поступающий на вход триггера 26 и на входы элементов И 14 и 15. При наличии сигнала с инвертированного выхода триггера 28 с выхода элементов И 5 14 поступает сигнал, разрешающий занесение информации в регистр 2. Триггеры 26 и 27 осуществляют задержку импульса с выхода генератора 5. После изменения состояния триггера 28 с выfO хода элемента И 15 поступает сигнал, разрешающий занесение информации в регистр 3 и через элемент 31 задержки установку значения контрольного разряда регистров 2 и 3 на триггере 15 29. После каждой записи в регистры 2 или 3 триггер 28 меняет свое значение. После поступления сигнала с выхода элемента И 16 через элемент ИЛИ 19 на управляющий вход дешифратора 7 20 последний осуществляет управление занесением информации в регистр 1 в зависимости от состояния счетчика 6,

поступающего на информационный вход дешифратора 7. После записи байта

25 информации и его контрольного разряда в регистр 1 содержимое счетчика 6 изменяется по сигналу, поступающему с элемента 30 задержки, тем самым осуществляя подготовку для зане,д сения информации в следующий байт регистра 1. Кроме того, значение счетчика 6 может изменяться по сигналам, поступающим с входа 44.

Если при работе процессора возникает сбой или отказ в оборудовании, процессор, зафиксировав свое состояние должен остановить синхронизацию и передать это состояние в оператив|Ную память. В предлагаемом устройсто |ве эта передача осуществляется следующим образом. Байт со своим конт- .рольным разрядом информации о состоянии процессора поступает с входа 38 устройства на вход блока 9 элементов 5 и, а с него (после поступления через усилитель 32 сигнал с входа 37) через блок 12 элементов ИЛИ (байт информации) и элемент ИЛИ 25 (контрольный разряд) поступает на информационные входы регистра 1. Сигнал с входа 37 через усилитель 32 и элемент ИЛИ 19 управляет работой дешифгратора 7, по сигналам которого осуществляется запись в регистр 1. Место 5 занесения определяется состоянием счетчика 6, значение которого затем ;по сигналу с элемента 30 задержки .изменяется. После этого по сигналу с входа 37 осуществляется запись в регистр 1 следующего байта, поступающего на вход 38. Запись информации в регистры 2 и 3 можно осуществлять, подавая на вход АО байт информации с контрольным разрядом и на вход 41 -управляющий сигнал записи. Поступающий с входа 41 через усилитель 33 сигнал позволяет получить на выходах блока 10 элементов И значение контрольного разряда, которое через элемент ИЛИ 23 поступает на информационный вход триггера 29, старшую тетраду байта, которая через блок 11 элементов ИЛИ поступает на информационный вход регистра 2, младшую тетраду байта, которая через блок 13 элементов ИЛИ поступает на информационный вход регистра 3. Сигналы записи в триггер 29 и регистры 2 и 3 поступают соответственно с выходов элементов ИЛИ 24, 21 и 22. После записи информации в триггер 29 и регистры 2 и 3 их состояние поступает на выходы 49 (контрольный разряд) ,и 48 (байт информации) устройства. Эта информация в качестве тестовых последовательностей используется при диагностике процессора и может быть записана в регистр 1 после поступления управляю щего сигнала на вход 43 устройства, который через элемент ИЛИ 19 поступает на вход дешифратора 7 и через элемент 30 задержки - на вход счетчика 6, Таким образом, подавая на вход 43 последовательно сигналы, можно во все байты регистра 1 занести одну и ту же информацию. Изменять состояние регистров 2 и 3 можно по сигналу, поступающему на вход 42 устройства. По этому входу. осуществляется сдвиг регистров 2 и на один разряд вправо, при этом сое тояние младшего разряда регистра 3 записывается в старший разряд регис ра 2, а состояние младшего разряда регистра 2 - в старший разряд регистра 3. Таким образом, записав од нажды информацию в триггер 29 и регистры 2 и 3, можно осуществлять контроль и диагностику на различных тестовых последовательностях, подавая на вход 42 сигналы сдвига. Например, записав в регистр 2 код 0001 и в регистр 3 код 0111 и производя последовательно сдвиги этих регистров по сигналу с входа 42, можно осуществить проверку оборудования на восьми различных кодах, содержащих все возможные комбинации нулей и единиц в любых трех рядом- расположенных разрядах., При диагностировании иногда нужно чередовать прием информации в диагностируемое оборудование и его обнуление. В предлагаемом устройстве без изменения состояния регистров 2 и 3 на выходе 48 можно получить нулевую информацию, подав на вход 45 управля ющий сигнал, который поступает на вход усилйтепя 34 и с .его инвертированного выхода запрещает выборку состояния регистров 2 и 3 через блок 8 элементов И на выход 48 устройства, устанавливая при-этом через элемент ИЛИ-20 на выходе 49 единичное состояние контрольного разряда. Эту информацию можно записать в регистр 1, подавая на вход 43 управляющие сигналы. . Для проверки схем контроля процессора необходимо использовать информацию с неверно сформированными контрольными разрядами. Не изменяя записанную в триггер 29 и регистры 2 и 3 информацию, на выходе 49 можно получить противоположное значение контрольного разряда, подав на вход 46 устройства управляющий сигнал, которьй на выходе сумматора 36 устанавливает состояние, противоположное состоянию триггера 29. С выхода сумматора 36 это состояние через элементы И 18 и ИЛИ 20 поступает на выход 49 устройства и через элемент ИЛИ 25 на вход регистра 1. Подавая на-вход 43 сигналы, можно содержимое регистров 2 и 3 с измененным значением контрольного разряда записать в регистр 1.