Умножитель частоты Советский патент 1985 года по МПК H03B19/00 G06F7/68 

импульсов первой группы, выход п-го формирователя импульсов первой группы соединен с выходом обнуления блока управления, каждого формирователя импульсов второй группы, начиная с второго, соединен с выходом предыдущего формирователя импульсов второй группы, вход первого формирователя импульсов второй группы соединен с третьим входом блока управления, при этбм узел формирования задержки содержит -триггер, элемент И и делитель частоты, подключенный выходом к первому управляющему выходу узла формирования задержки и входу сброса триггера, установочный вход которого соединен с первым входом узла формирования задержки, второй вход и второй управляющий выход которого подключены соответственно к первому и второму входам элемента И, выход которого подключен к входу делителя частоты, выход триггера соединен с вторым входом элемента И, отличающийс я тем, что, с целью повышения точности, в него введены блок дополнительных узлов формирования задержки и элемент ИЛИ, входы которого соединены с первьм управляющим выходом узла формирования задержки и группой управляющих выходов блока дополнительных узлов формирования задержки, первый вход которого соединен с первым выходом генератора частот, второй управляющий выход узла формирования задержки соединен с вторым входом блока дополнительных узлов формирования задержки, третий вход которого соединен с вторым входом узла формирования задержки и выходом обнуления блока управления, выход элемента ИЛИ соединен с входом обнуления двоичного умножителя и зходом формирователя импульсов, кроме того, в блок управления введены регистр сдвига и узел

синхронизации, причем выход первого формирователя импульсов первой группы подключен к первому управляющему выходу блока управления, первый и второй входы которого соответственно соединены с первым и вторым входами узла синхронизации, выход которого подключен к входу первого формирователя импульсов первой группы, выход (п-2)-го формирователя импульсов второй группы соединен с первым управляющим входом регистра сдвига, второй управляющий вход которого соединен с выходом п-го формирователя импульсов первой группы, выходы разрядов регистра сдвига подключены к вторым входам соответствующих элементов И группы, при этом узел синхронизации содержит два триггера, первый и второй входы узла синхронизации соединены с синхровходами соответственно первого и второго триггеров, выход второго триггера соединен с выходом узла синхронизации и входом обнуления первого триггера, выход которого соединен с информационным входом второго триггера, причем блок дополнительных узлов формирования задержки содержит группу (п - 1) узлов формирования задержки и группу (п - 1).элементов И, первые входы элементов И подключены к второму входу блока дополнительных УЗЛОВ формирования задержки, третий вход которого подключен к первым входам формирователей задержки группы, вторые входы которых подключены к выходам элементов И группы, а первые управляющие выходы соединены с управляющими выходами группы блока дополнительных узлов формирования задержки, второй управляющий выход каждого узла формирования задержки группы подключен к вхо- , дам всех последующих элементов И группы.

УМНОЖИТЕЛЬ ЧАСТОТЫ, содержащий генератор частот, первый и второй управляемые генераторы частоты, измеритель периода, блок регистров, двоичный умножитель, вычитатель частот, узел формирования задержки, формирователь импульсов и блок управления, подключенный первым входом к шине ввода умножаемой частоты, вторым входом - к первому выходу генератора частот, выходом обнуления - к входу обнуления измерителя периода и входу обнуления первого управляемого генератора частоты, группой управляющих выходов - к группе синхровходов блока регистров, первая группа информационных входов которого соединена с информационными выходами измерителя периода, информационный вход которого соединен с тактовым входом первого управляемого генератора частоты, соединенного входами опорных частот с выходами генератора частот, управляющий вькод измерителя периода подключен к управляющему входу первого управляющего генератора частоты, группа информационных выходов которого соединена с второй группой входов блока регистров, первая и вторая группы выходов которого подключены соответственно к информационным входам двоичного умножителя к второго управляемого генератора частоты, соединенного входами опорных частот с выходами генератора частот, выход второго управляемого генератора частоты соединен с первым входом вычитателя частот, второй вход -которого подклют чен к выходу двоичного умножителя, тактовый вход которого подключен к выходу вычитателя частот и выходной шине умножителя частоты, первый вход узла формирования.задержки соединен (9 с первым выходом генератора частот, (Л выход формирователя импульсов соединен с синхровходами двоичного умножиCZ теля и второго управляемого генератора частоты и с третьим входом блока управления, при этом блок управления содержит две группы формирователей импульсов, группу элементов И и группу элементов ИЛИ, первые входы sl которых подключены к выходам соответОд ствующих элементов И группы, а вы ходы соединены с соответствующими со управляющими выходами с второго по QD (п - 1)-й (п-динамический диапазон) блока управления, первые входы элементов И группы с первого по (п-1)-й соединены с выходами формирователей импульсов первой группы соответственно с второго по (п - 1)-й, выходы формирователей импульсов второй группы с первого по (п - 2)-и соединены с входами элементов ИЛИ с (п - 2)-го по первый соответственно, вход каждого формирователя импульсов первой группы, начиная с второго, соединен с выходом предьщущего формирователя

1

Изобретение относится к автомати-тке и вычислительной тзхнике и может быть использовано при построении быстродействующих преобразователей частоты временной группы,а также при построении частотно-импульсных

функциональных преобразователей информации .

Цель изобретения - повышение точности умножения.

На фиг. 1 представлена структурная схема умножителя- частоты; на фиг. 2 - структурная схема одной из возможных реализаций блока управле- ния; на фиг. 3 - структурная схема узла формирования задержки и блока дополнительных узлов формирования задержки. Умножитель частоты содержит блок 1 управления, подключенный первым входом 2 к шине ввода умножаемой час тоты; вторым входом 3 - к первому выходу генератора 4 частот и к вторым входам соответственно 5 и 6 узла 7 формирования задержки и блока 8 дополнительных узлов формирования задержки; выходом обнуления 9- - последовательно к входу обнуления измерителя периода 10 и входу обнуления фазы первого управляемого генера тора 11, к первому управляющему вхо.ду 12 узла 7 формирования задержки и первому управляющему входу 13 блока 8 дополнительных узлов формировани задержки; группой управляющих выходов 14 - к группе синхровходов блока 15 регистров, первая группа входов которого соединена с информационными выходами измерителя периода 10, счетный вход .которого связан с тактовым выходом первого управляемого генератора 11, соединенного входами опорных частот с выходами генер тора 4 частот, причем управляющий выход измерителя периода 10 подключен к управляющему входу первого управляемого генератора 11, группа информационных выходов которого соединена с второй группой входов блока 15 регистра, первая и вторая груп пы выходов которого подключены соответственно к информационным входам дво ичного умножителя 16 и второго управ ляемого генератора 17, соединенного входами опорных частот с выходами ге нератора 4 сетки частот, причем выход второго управляемого генератора 17 соединен с вторым входом вычитате ля частот 18, к первому входу Которо го подключен частотный выход двоично го умножителя 16, соединенного такто вым входом с выходом вычитателя частот 18 и шиной вывода умноженной час тоты, при этом второй управляюпщй вы ход узла 7 формирования задержки свя зан с вторым управляющим входом 19 блока 8 дополнительных узлов формиро вания задержки, группа выходов 20 ко торого вместе с первым управляющим выходом 21 узла 7 формирования задер 394 ки подключена к входам элемента ИЛИ 22, выход которого объединен с входом обнуления двоичного умножителя 16 и входом формирователя импульсов 23, вькод которого объединен с синхровходами двоичного умножителя 16 и второго управляемого генератора 17 и третьим входом 24 блока 1 управления. Блок 15 регистров содержит группу из (п - 1)-го последовательно соединенных регистров 25-j (где 1 4 j (п - 1)), синхровходы которых связаны -соответственно с группой синхровходов данного блока 15, первая и вторая группы входов которого связаны соответственно с входами первой и второй групп разрядов первого регистра 25, а выходы первой и второй групп разрядов последнего регистра 25 - (п - 1)с первой и второй группами вьпсодов данного блока 15. Блок 1 управления содержит узел 26 синхронизации, реверсивный регистр сдвига 27, две группы соответственно из п и п - 2 последовательно соединенных формирователей 28 и 29, группу из п - 2 элементов И 30 и группу из п - 2 элементов ИЛИ 31, выходы последней вместе с выходом первого формирователя 28-1 первой группы формирователей 28 подключены к группе управляющих выходов 14 блока 1 управления, причем первый 2 и второй 3 входы блока 1 управления соответственно связаны с первым и вторым входами узла 26 синхронизации, выход которого подключен к входу первого формирователя 28-1 первой группы формирователей 28, выход (J + 1)-го формирователя 28 - (j + 1) которой (где 1 j (п - 2)) подключен к первому входу j-ro элемента И 30, выход которого соединен с первым входом j-ro элемента ИЛИ 31, к второму входу которого подключен выход j-ro формирователя 29 - j второй группы формирователей 29, вход первого формирователя 29 - 1 которой соединен с третьим входом 24 блока 1 управления, выход (п - 2)-го формирователя 29 -. (п - 2) данной группы также соединен с первым управляющим входом реверсивного регистра сдвига 27, второй управляющий вход которого объединен с выходом п-го формирователя 28 - п первой группы формирователей 28 и выходом обнуления 9 блока 1 управлеHHHj выходы реверсивного регистра

сдвига 27 последовательно подключены к вторым входам элементов И 30, j-й выход - -к второму входу j -го элемента И 30 - J.

Узел 26 синхронизации содержит два триггера 32, первый и второй входы узла 26 синхронизации соедине-: ны с синхровходами соответственно первого 32 - 1 и второго 32-2 триггеров, выход последнего объединен с выходом узла 26 синхронизации и входом обнуления первого триггера 32 - 1, выход которого связан с ин формационным входом второго триггера 32 - 2.

Узел 7 формирователя задержки содержит триггер 33, элемент И 34, делитель 35, выход которого объединен с первым управляющим выходом21 узла 7 формирования задержки и входом обнуления триггера 33, с установочным входом которого связан управляющий вход 12 данного узла 7, причем вход триггера 33 объединен с вторым управляющим выходом 19 узла 7 и первым входом элемента И 34, к .второму входу которого подключен второй вход 5 узла 7, выход элемента И 34 соединен с входом делителя 35.

Блок 8 дополнительных узлов формирования задержки содержит группу 36 узлов формирования задержки и группу элементов И 37 по (п - 1)-му элементу каждая, первые входы элементов последней группы 37 объединены между собой и с вторым управляющим входом 19 блока 8, причем к управляющему входу j-ro узла 36 формирования задержки блока 8 подключен выход j-ro элемента И 37 (где 1 j (п - 1)), который имеет j + 1 входов, последние (j + 1)-е входы J-X.элементов И 37 объединены между собой и с первым управляющим входом 13 блока 8, вто- . рой управляющий вход которого объединен со счетными входами узлов 36 формирования задержки, первые управляющие выходы которых соответственно связаны с группой управляющих выхо-г дов 20 блока 8, причем второй управляющий выход каждого j-ro узла 36 формирования задержки объединен-с (J+ 1)-ми входами i-x элементов И 37 (где j i Ч(п - 1)).

Умножитель работает следующим образом.

Импульсная последовательность

м«н М (Kc гД f«viH fM«kt

соответственно минимальное и максимальное значение умножаемой частоты, поступает на первый вход 2 блока 1 управления, где подается на первый вход узла 26 синхронизации, который предназначен для согласования случайного во времени момента поступления входного импульса с опорной частотой. С выхода узла 26 засйнхронизированный импульс поступает на вход первого формирователя 28 - 1. За время, равное полупериоду опорной частоты, на выходах первой группы формирователей 28 формируются последователь.но п сдвинутьк во времени импульсов. Импульс с выхода первого формирователя 28 - 1 сразу подается на выход из группы управляющих выходов 14. Импульсы с выходов следующих (п - 2) формирователей поступают на входы соответствующих элементов И 30. Р выходов открытых элементов И 30 импульсы проходят на группу управляющих выходов 14 через соответствующие элементы ИЛИ 31. Элементы И 30 управляются по вторым входам сигналами с выхода. . реверсивного регистра сдвига 27, с помощью которого реализуется продвижение кодов периода Т входного сигнала .

В регистре 27, разрядность которого равна (п - 2), установленная в единицу группа разрядов соответствует свободным регистрам блока 15 регистров и разрешает подачу на них синхроимпульсов, управляя соответствующим элементом И 30.

Как только код периода достиг нужного регистра в блоке 15 регистров, последним п-м импульсом с выхода п-го формирователя первой.группы формирователей 28 управляющий код в регистре сдвига 27 сдвигается влево, в освободивщийся разряд заносится нуль. Таким образом, указывается, что количество свободных регистров в блоке 15 регистров уменьшилось на единицу. Кроме того, этим импульсом производится обнуление измерителя периода 3 и счет;чика первого управляемого генератора 11. При нулевом состоянии этого счетчика первый управляемый генератор 11 подключает вход с максимальной опорной частотой через тактовый выход к счетному входу измерителя периода 10. Этим импульсом, поступающим на управляющий вход 12 первого узла 7 и на первый управляющий вход 13 блока 8 дополнительных узлов формирования за держки, запускается один из узлов формирования задержки. Для рассогласования работы узлов во времени вводится приоритетное обслуживание импульсов пуска: первый узел формирова ния задержки 7 имеет наивысший приоритет, узлы блока 8 дополнительных узлов формирования задержки имеют приоритеты, убывающие при увеличении их порядкового номера. Таким образом, если j-й узел готов к пуску (где О j (п - 1)), за нулевой принимается первый узел 7, то он запрещает пуск j-м узлам (где j -i i), он запустится, если все .К-е узлы (где К j) заняты формированием задержки. Для реализации прио ритетного обслуживания импульсов в блоке 8 дополнительных узлов введена группа из (п - 1)-го элемента И. Пусть первый узел 7 готов к пуску тогда обнулены триггер 33 и делитель 35, коэффициент пересчета К которого для периода опорной частоты и максимального периода , входного сигнала выбирается из условия КТ TJ,,Q Триггер 33, выходом связанный через второй управляющий выход 18 данного узла с вторым управляющим входом 19 блока 8 дополнительных узлов, управляет первыми входами элементов И 37, запрещая запуск узлам данного блока. Поэтому импульс пуска с выхода обнуления 9 блока 1 управления установит в единицу только триггер 33 первого узла 7, при этом снимется запрет узлов блока 8, причем делитель 35 первого узла 7 начнет считать импульсы опорной частоты, посту пающие со счетного входа 5 данного узла. Через время, равное Т , на выходе делителя 35 появится импульс, который обнулит триггер 33, сигнализируя о готовности узла 7 к пуску, а также через первый управляющий выход 2t данного узла и элемент ИЛИ 22 обнулит двоичный умножитель 16 и поступит, на вход формирователя импуль сов 23. Задержанный на формирователе импульс, поступая на синхровходы двоичного з ножителя 16 и второго управляемого генератора 17, записыва ет соответственно код периода и регистр двоичного умножителя 16, код поддиапазона в регистр генератора 17. Код поддиапазона, задержанный как и код периода на время при движении по регистрам блока 15 регистров, соответствует состоянию счетчика первого управляемого генератора 11, в момент окончания периода входного сигнала. Кроме того, этот импульс через третий вход 24блока 1 управления поступает на вход первого формирователя второй группы формирователей 29 данного блока. Формируемые на выходах второй группы формирователей 29 (п - 2) сдвинутых во времени импульсов вместе с импульсами, формируемыми делителем 35 узла 7 и формирователем импульсов 23 занимают интервал времени, равный полупериоду опорной частоты. Такое распределение, когда последовательность импульсов, формируемая по фронту периода Тд , занимает один полупериод опорной частоты, а последовательность импульсов, формируемая при срабатывании узла формирования задержки, - другой, необходимо для разделения во времени возможного совпадения момента поступления на вход умножителя периода Т и срабатывания узла формирования задержки. Таким образом, п - 2 импульса с выходов второй группы формирователей 29 через соответствующие элементы ИЛИ 31 поступают на группу управляющих выходов 14 блока 1 управления, обеспечивая сдвиг кодов в блоке 15 регистров: код периода Т. из (п-2)-го регистра 25 - (п - 2) перепишется в (п - 1)-й регистр 25 - (п - 1), код периода из (п - 3)-гр регистра 25- (п - 3) в (п - 2)-и регистр 25 - (п - 2) и т.д. Кроме того, импульс с выхода (п - 2)-го формирователя 29 (п - 2) сдвигает вправо управляющий вход в реверсивном регистре сдвига 27, при этом в освободившийся левый разряд запищется единица. Следовательно, количество свободных регистров увеличилось на единицу. Умноженная .частота f,. снимается с выхода вычитателя частот. Таким образом, в предлагаемом умножителе частоты реализуется метод постоянной временной задержки периода входного сигнала перед разверткой в двоичном умножителе. Однако в отличие от прототипа в данном устройстве применяется лишь синхронизация уз- Лов дополнительных формирователей задержек. На фиг. 4 г, Д, е, ж показано движение кодов в предлагаемом умножителе по регистрам 25-1 , 25 - 2 , блока 15 регистров , регистру двоичного умножителя .

Период Т41 входного сигнала вышел за «редел диапазона так, что k

rff-j

I

Bx.

F

k

гЩ

I I I | ri7Vf

Д

. I

-4

25-(n-f}

L Ч 4:1

чГ «ху

Время развертки каждого периода Т,. не зависит от обнуления двоичного умножителя, а ограничивается моментат ми срабатывания узлов формирования задержки. Зона ошибки занимает интервал времени, равный периоду искаженного входного сигнала Т; , что, в общем случае, для умножителя частоты с динамическим диапазоном, равным п, будет в2п раз меньше,чем упрототипа.

11

«

«vW

75-/

25-2

t

17

П

Вых.

t

JL

д

22

tt

ФигЛ

26

28-1

2-2

9

,./

1

27

го

/4

3f:2

Г

--С

29-{п-г)

фиг. 2

Фиг.Ъ

ФигЛ