Параллельный сумматор кодов фибоначчи Советский патент 1985 года по МПК G06F7/49 

сумматора, вторые ЕЗЫХОДЫ .T первого и второго четырехвходовых одноразрядных сумматоров подключены к третьим входам переносов пятивходовых одноразрядных сумматоров (п-З)-го и (tl-4)-ro разрядов соответственно, третьи выходы переноса первого и второго четырехвходовых одноразрядных сумматоров соединены соответственно с вторым и третьим входами второго элемента ИЛИ, первый вход переноса третьего четырехвходового одноразрядного сумматора подключен к первому выходу переноса четвертого четырехвходового одноразрядного сумматора, первый вход переноса которого подключен к выходу первого элемента И, вторые входы переносов третьехо и четвер того четырехвходовых одноразрядных сумматоров соединены с вторыми выхода ми переносов пятивходовых одноразрядных сумматоров третьего и второго разрядов соответственно, первый вькод переноса третьего четырехвходового одноразрядного сумматора соединен с 11 0 первым входом переноса пятивходового одноразрядного сумматора второго разряда, а второй выход переноса соединен с первым входом первого элемента И, второй вход которого подключен к входу задания режима параллельного сумматора, второй выход переноса четвертого четырехвходового одноразрядного сумматора подключен к первому входу второго элемента И, второй вход которого соединен с вторым входом первого элемента И,третьи выходы переносов третьего и четвертого четырехвходовых одноразрядных сумматоров подключены к третьим входам переносов пятивходовых одноразрядных сумматоров третьего и второго разрядов соответственно, выход второго элемента И соединен с первым входом третьего элемента ИЛИ, второй вход которого соединен с контрольным выходом четвертого четьфехвходового одноразрядного сумматора, а выход подключен к соответствующему входу первого элемента ИЛИ.

ПАРАЛЛЕЛЬНЫЙ СУММАТОР КОДОВ ФИБОНАЧЧИ, содержащий- пятивходовые одноразрядные сумматоры и первый элемент ИЛИ, причем первый и второй входы слагаемых пятивходовых одно разрядных сумматоров каждого Е-го разряда, где Е 2,...,п-3, (п-1) разрядность параллельного сумматора, подключены к соответствующим разрядам первой и второй шин слагаемых параллельного сумматора, первый вход переноса пятивходового одноразрядного сумматора 6-го разряда подключен к первому выходу переноса пятивходового одноразрядного сумматора

Изобретение относится к автомати ке и вычислительной технике и может быть использовано в специализированных вычислительных машинах. Целью изобретения является расширение функциональных возможностей параллельного с мматора кодов Фибоначчи за счет осуществления суммирования кодов золотой 1-й пропорции На чертеже приведена структурная схема плраллельного сумматора кодов Фибоначчи. Параллельньп сумматор содержит элемент 1L4M 1 на п входов (п - число разрядов суммируемых кодов), элемент ИЛИ 2 на три входа, четыре четырехвходовых одноразрядных сумматора 3, (п-4) пятивходовых одноразрядных сум матора 4, элемент ИЛИ 5 на два входа, И 6 на два входа, второй ггхол которого является инверс ным, эле|.1ент И 7 на два входа, вход задания ).:Ж11;.а сумматора 8 и шинй 9 и 10 слш лсмых. Элемент ИЛИ 1 предназначен для сборки сигналов контроля Kod 0,1,2,... ,п-1) от всех одноразрядных сумматоров и формирования общего сигнала отаибки в работе устройства. Элемент ИЛИ 2 .служит для сборки сигналов переносов, которые выходят за пределы старшего разряда, и формирования сигнала переполнения if разрядной сетки сумматора. Четырехвходовые одноразрядные сумматоры 3 предназначены для суммирования сигналов переносов и цифр слагаемых в двух старших и двух младших разрядах кодов слагаемых, а также для фиксации ошибок в работе устройстваJ Пятивходовые одноразрядные сумматоры 4 служат для суммирования сигналов переносов и цифр слагаемых во .2-(п-3) разрядах кодов слагаемых, а также для фиксации ошибок в работе устройства. Элемент ИЛ11 5 предназначен для сборки сигналов контроля одноразряд3ного сумматора младшего ра:зряда при различных режимах работы устройства и формирования общего сигнала ошибки. Элемент И 6 служит для формирования сигнала ош1бки в младшем разряде устройства в режиме суммирования кодов Фибоначчи. Второй вход данного элемента является инверсным Элемент И 7 предназначен для выполнения округления кода результата в режиме суммирования кодов золотой 1-й пропорции посредством передачи сигнала переноса в- (1-2)-й разряд из первого разряда в нулевой Вход задания режима сумматора 8 служит для задания путем установки )на нем О или 1 режима суммирования кодов Фибоначчи или кодов золотой 1-й пропорции соответственно. На чертеже переносы, сформированные в t-M одноразрядном сумматоре и Поступающие на вход т-го одноразрядного сумматора, обозначаются Рп Одноразрядные четырех- и пятивходовые сумматоры могут быть построены например, на базе постоянного запоминающего устройства, где входами слагаемых являются адресные входы. Устройство работает следующим образом. Так как слагаемые поступают на вход сумматора в нормальной форме, т.е. в двух соседних разрядах кода слагаемого одновременно не могут находиться единицы, то при исправной работе сумматора на входах четырехвходовых одноразрядньк сумматоров не могут появиться четыре единичных сиг нала одновременно, а на входах пятивходовых одноразрядных сумматоров пять единичных сигналов. Данное свой ство используется для контроля одноразрядных сумматоров. С учетом изложенного вьше суммиро вание в И-м одноразрядном сумматоре происходит следующим образом: если на входах сумматора единичных сигналов нет, то единичные сигна лы переносов в другие разряды не воз никают, и формируется нулевой сигнал суммы в разряде; если на входах сумматора один еди ничный сигнал, то единичные сигналы переносов не возникают, формируется единичный сигнал суммы в разряде; если на входах сумматора два единичных сигнала, то формируются еди04ничные сигналы переносов в (-Ц)-й и в (Е-2)-й разряды и нулевой сигнал суммы в данном разряде; если на входах сумматора три единичных сигнала, то формируются единичные сигналы переносов в (+2)-й и (Е-2)-й разряды и нулевой сигнал суммы в данном разряде; если на входах сумматора четыре единичных сигнала при исправной работе (этот случай возможен только в пятивходовых одноразрядных сумматорах) , то формируются единичные сигналы переносов в (1+2) и (-2)-й разряды и единичный сигнал суммы в данном разряде. Кроме того, резким сложения кодов золотой 1-й пропорции реализуется за счет организации цепей переносов из нулевого в первый и второй разряды, а также из первого разряда в ну- , левой. При этом осуществляется округление результата посредством отбрасьшания переноса из нулевого разряда в (Е-2)-й разряд и подсуммирование переноса из первого разряда в (1-2)-й разряд на сумматоре нулевого разряда. На основе данной логики строится параллельный сумматор для кодов Фибоначчи и золотой 1-й пропорции. Перед началом суммирования посредством входа 8 задания режима работы устанавливается режим суммирования кодов Фибоначчи или золотой 1-й пропорции. В случае суммирования кодов Фибоначчи на входе 8 устанавливается нулевой сигнал, в результате чего посредством элемента И 7 от первого входа переноса одноразрядного сумматора нулевого разряда отключается цепь переноса первого разряда. Кроме того, нулевой сигнал поступает на инверсный вход элемента И 6, в результате на выходе элемента ИЛИ 5 формируется сигнал ошибки в младшем разряде сумматора, если на вход одноразрядного сумматора нулевого разряда одновременно поступает больше одного единичного сигнала. В случае суммирования кодов золотой 1-й пропорции на входе 8 устанавливается единичный сигнал, в результате цепь переноса первого разряда подключается к входу одноразрядного сумматора нулевого разряда, а сигнал ошибки в младшем

разряде сумматора формируется на выходе элемента ИЛИ 5, если на входы одноразрядного сумматора нулевого разряда одновременно поступают четыре единичных сигнала.

Затем на шины 9 и 10 слагаемых поступают коды слагаемых в нормальной форме (А и В):

А ,..,...,а2а.а, В Ь„. Ьп.2 ,.. . ,

где ар,Ьп - двоичные цифры в 1-м раз- 15 ряде кода (t 0,1,...,п-1).

Далее формируются переносы в каждом одноразрядном сумм5торе и первая промежуточная сумма, осуществляется подсуммирование переносов, 20 образование второй промежуточной суммы и новых переносов,- И так до тех пор, пока не прекратится образование переносов и на выходах одноразрядных сумматоров 3 и 4 не образует- 25 ся код суммы

ч ч ч ч ччя

h-t -2. 2 О

где - двоичные цифры в -м разря- зо де кода (t 0,1,...,п-1).

В дальнейшем этот код переписывается из сумматора на нормализатор, где с помощью операции свертки происходит нормализация кода результата.

35

Если при суммировании нарушено контрольное соотношение, то формируется соответствующий единичный сигнал Kg, который поступает на соответствующий вход элемента ИЛИ 1 и

40 порождает на его выходе сигнал ошибки К. При этом сигнал ошибки в нулевом разряде устройства, в случае суммирования кодов Фибоначчи, формируется исходя из того, что в нулевых разрядах суммируемых кодов должны быть нули и заблокирована цепь переноса из первого разряда в

нулевой, а следовательно, при испраной работе устройства на входах одноразрядного сумматора нулевого разряда не может одновременно появиться более одного единичного сигнала, т.е. единичны сигнал на выходах KO или Pg(,данного одноразрядного сумматора сигнализирует об ошибке.

Если при суммировании возникают переносы, которые вькодят за пределы старшего разряда сумматора, то посредством элемента ИЛИ 2 формируется сигнал переполнения разрядной сетки устройства f .

Пример 1. Сложение кодов

Фибоначчи А 000101010 и В

000100000:

1-я промежуточная

сумма000001010

возникшие переносы 1 1

2-я промежуточная

сумма001000010

возникшие переносы 1 1

3-я промежуточная

сумма001010000

возникшие переносы 1

код суммы001010100

В данном случае код суммы получе

в нормальной форме.

Пример 2. Сложение кодов

золотой 1-й пропорции А 0001010

и В 000100000.

1-я промежуточная

сумма000001010

возникшие переносы 1 1

2-я промежуточная

сумма001000010

возникшие переносы 11

3-я промежуточная

сумма001010000

возникшие переносы 1 1

код суммы001010101

Код суммы получен с округлением

и в нормальной форме. ТГ и