Многоуровневое устройство для коммутации процессоров в многопроцессорной вычислительной системе Советский патент 1985 года по МПК G06F15/177 

чен к входу второго приоритетного шифратора, выход которого подключен к входу блока управления.

2. Устройство по п.1, о т л и ч аю щ 8 е с я тем, что блок управления содержит генератор синхроимпульсов, арифметико-логический узел, узел управлйющвй памяти, узел памяти входных данных, удел памяти выходных данных, мультиплексор микропрограммного адреса, мультиплексор данных, регистр адреса, регистр микропрограммного адреса, регистр микрокоманды, регистр базового адреса, регистр результата, дешифратор управления, дешифратор селекции к элемент НЕ, причем выход генератора синхроимпульсов соединен с входа{ и синхронизации регистра микрокоманды, регистра результата, регистра адреса, регистра базового ад.реса и регистра мпсропрограммного адреса, ипформащюнный вход которого подключен к выходу мультиплексора микропрограммного адреса, а выход к входу-узла управляющей памяти, первый выход которого соединен с информационным входом регистра микрокоманды, а второй выход - с первым и вторым входами мультиплексора микропрограммного адреса, управляющий вход которого подключен к первому выходу регистра микроко.ктнды, второй выход которого соед1И ен с адресным входом мультиплексора данных, третий

выход - с входом кода операции арифметико-логического узла, четвертый выход - с входом дешифратора управления, пятый выход - с управляющим выходом блока, а шестой выход - с входом разрешения узла памяти входных данных и через элемент НЕ с входом разрешения узла памяти выходных данных, выход которого подключен к входу узла памяти входных данных и информационному входу-выходу блока, выход узла памяти входных данйых подключен к первому информационному входу мультиплексора данных, второй информационный вход которого является входом блока, а выход подключен к входу первого операнда арифметико-логического устройства, выход результата которого подключен к информационным входам ре гистра результата, регистра адреса, выход признака результата - к первому входу мультиплексора микропрограммного адреса, а вход второго операнда - к выходу регистра результата и к входу узла памяти выходных данных, первый, второй .и третий выхода дешифратора управления подютючены к входам стробирования выдачи регистра результата, регистра адреса и регистра базового адреса соответственно, выход регистра адреса является адресным выходом блока, выход регистра базового адреса подключен к входу дешифратора селекции, выход которого является выходом управления блока.

1. МНОГОУРОВНЕВОЕ УСТРОЙСТВО ДЛЯ коммутАгдаи ПРОЦЕССОРОВ в МНОГОПРОЦЕССОРНОЙ ВЫЧИСЛИТЕЛЬНОЙ СИСТЕМЕ, содержащее на каждом уровне модули коммутации, причем модули коммутации каждой группы более низкого уровня соединены через шины связи с соответствующими модулями коммутации более высокого уровня, каждый модуль нижнего уровня соединен шинами связи с процессорами, каждый модуль коммута-. ции содержит блок управления, блок оперативной памяти, блок памяти чтения, блок памяти индексов канала, блок буферных регистров, первый входвыход которого является входом-выходом шины связи модуля коммутации, выход управления блока управления через шину управления подключен к входу управления блока памяти чтения, блока оперативной памяти, блока памяти индексов канала, блока буферных регистров, отличающееся тем, что, с целью повышения производительности за счет одновременного и независимого установления логических каналов связи, в каждый модуль коммутации введены регистр свободных индексов каналов, первый и второйсприоритетные шифраторы, дешифратор установ1 и, дешифратор сброса, блок регистров индикаторов, дешифратор записи, блок мультиплексоров, дешифратор направления, блок элементов ИЛИ, информационный вход-выход блока управления подключен через шину данных к информационному входу-выходу блока оперативной памяти, блоку памяти индексов каналов, к второму входу-выходу блока буферных регистров, к информационному входу блока регистров индикаторов, дешифратора установки, к первому входу блока элементов ИЛИ, к выходам блока мультиплексоров и блока памяти сл чтения, адресный вход которого объединен с вторым входом блока элементов ИЛИ и подключен к выходу первого приоритетного шифратора, выход блока элементов ИЛИ подключен к информационному входу дешифратора сброса, выходы дешифатора установки и дешифратора 00 сброса подключены к входам установки и сброса регистра свободных индексов каналов, выход которого подключен к входу первого приоритетного шифрато4 ра, выход адреса блока управления подключен через шину адреса к адресному входу дешифратора направлений, дешифратора записи, блока памяти индексов канала, блока мультиплексоров, выход управления блока управления подключен через шину управления к входу стробирования дешифратора установки, дешифратора сброса, дешифратора записи, дешифратора направления, входу блокировки блока мультиплексоров, выход дешифратора направлений подключен к входу выбора блока буферных регистров, выход которого подклю

1

Изобретение относится к автоматике. и вычислительной технике и может найти применение при построении высокопроизводительных и высоконадежных вычислительных и информационных систем.

Цель изобретения - повышение производительности за счет увеличения связности в структуре межсоединений модулей коммутации и обеспечения возможности одновременного-установления взаимодействия между различными вычислительными модулями по различным путям через модули коммутации.

На фиг.1 показана структурная схема многопроцессорной вычислительной системы; на фиг.2 - структурная схема

модуля коммутации; на фиг.З - пример реализации структурной схемы блока управления; на фиг.4 - пример реализации одного буферного регистра блока буферных регистров; на фиг.З пример реализации вычислительного модуля; на фиг.6 и 7 - блок-схемы алгоритма работы для режима ввода и вывода соответственно.10 Вычислительная система (фиг.1) содержит вычислительные модули 1, модули 2 коммутации. Каждый модуль 2 коммутации (фиг.2) содержит блок 3 управления, блок 4 оперативной памяти, регистр 5 свободных индексов каналов, первый приоритетный шифратор 6, второ приоритетный шифратор 7, дешифратор 8 установки, дешифратор 9 сброса, блок 10 памяти чтения, блок 11 памяти индексов каналов, блок 12 регистров индикаторов, дешифратор 13 записи, блок 14 мультиплексоров, блок 15 буферных регистров, дешифратор 16 направления, группу элементов ИЛИ 17, шину 18 данных, шину 19 адреса, шину 20 управления, п шин 21 связи. Блок 3 управления (фиг.З) содержит регистр 22 микропрограммного адреса, узел 23 управляющей памяти, регистр 24 микрокоманды, мультиплексор 25 микропрограммного адреса, арифметикологический узел 26, дешифратор 27 управления, регистр 28 результата, регистр 29 адреса, регистр 30 базового адреса, дешифратор 31 селекции, узел 32 памяти выходных данных, узел 33 памяти входных данных, мультиплек сор 34 данных, элемент НЕ. 35, генера тор 36 синхроимпульсов. Каждый регистр из блока 15 буферных регистров (фиг.4) содержит регистр 37 выходных данных, узел 38 выходной памяти, триггер 39 выдачи, первый элемент НЕ 40, первый элемент И 41, регистр 42 выходных данных, узел 43 входной памяти, триггер 44 приема, второй элемент НЕ 45, второй элемент И 46, триггер 47 режима, третий элемент И 48, четвертый элемент И 49, элемент ИЛИ 50, узел 51 памяти управляющей информации, узел 52 памяти статуса, выход 53 сигнала чтения, выход 54 сигнала записи, выход 55 сигнала сброса, выход 56 сигнала чтения статуса, информационную двунаправленную шину 57, выход 58 сигнала сопровождения, вход 59 сигнала квитирования, вход 60 сигнала сопровождения, выход 61 сигнала квитирования, выход 62 синхронизации режима, вход 63 сигрила синхронизации режима. Вычислительный модуль 1 содержит регистр 64 входной информации, регистр 65 выходной информации, память 66 микропрограмм, мультиплексор 67 микропрограмм, регистр 68 микропрограмм, регистр 69,аккумулятор, мультиплексор 70,аккумулятор, регистр 71 адреса оперативной памяти, оперативная память 72, арифметико-логический 55 блок 73, вход 74 сопровождения на ввод, вход 75 квитирования на вывод, вход 76 режима на ввод, выход 77 соп1744 ровождения на вывод, выход 78 квитирования на ввод, выход 79 режима на вывод, шину 80 информации, В таблице 1 приведены логические 1-4 строки и арифметические 5 - 8 строки операции, выполняемые арифметико-логическим узлом 26 и блоком 73, где А - первый операнд; В - второй операнд, W - вход кода операций, S - выход результата, Р - выход признака результата, © -логическая операция ИСКЛЮЧАЮЩЕЕ ИЖ, Л- логическая операция И, + - арифметичесоперация сложение, X - знакаячение не определено, О и 1 - двоичные значения сигналов, - - инверсное значение сигнала. LLL.. Строка Используется следующий алгоритм работы вычислительного модуля 1 с модулем 2 коммутации дпя передачи информации по шинам 21 связи. Б случае нехватки собственных ресурсов вычислитнльньш модуль 1 из режима вычислений переходит в режим обмена и формирует пакет с помощью микропрог- раммы в памяти 66 микропрограмм и арифметико-логического блока 73, и через регистр 69 аккумулятор записывает его в оперативную память 72, Вычислительный модуль 1 источник с помощью микропрограммы устанавливает сигнал на выходе 79 режима на вывод. Он обрабатывается модулями коммутации, которые устанавливают шины связи с вычислительным модулем 1 приемником и передается на вход 76 режима на ввод вычислительного модуля 1 приемника, который под управлением микропрограммы обрабатывает его и выдает сигнал по выходу 78 квитирования на, ввод, сообщая о готовности работать на прием. Пройдя через модули коммутации, он поступает на вход 75 квити рования на вывод и, пройдя через мул типлексор 67 микропрограмм, записывается на регистр 68 микропрограмм. Сигнал с первого выхода регистра 68 осуществляет чтение первого слова из передаваемого пакета и передачу его через мультиплексор 70 аккумулятор, арифметико-логический блок 73, регис 69 аккумулятор на регистр 65 выходной информации. Дальше под действием микропрограммы прочитанное слово с реги тра 65 передается на шину 80 информации, кроме этого выдается сигнал сопровождения по выходу 77 сопровождения на вывод. Пройдя через модули коммута ции, передаваемое слово через шину 80 информации вычислительного модуля приемника записывается в регистр 64 входной информации, а сигнал сопровож дения через вход 74 сопровождения на ввод-в мультиплексор 67 микропрограмм; и с него в регистр 68 микропрограмм. Под управлением микропрограммы принятое слово записывается в оперативную память 72 и вьщается квитанция о приеме слова с выхода 78 квитирования на ввод, которая через модули Коммутации передается в вычислительный модуль источник через вход 75 квитирования на вывод в мультиплексор 67 микропрограмм. Приняв квитанцию о приеме слова, вычислительный модуль источник осуществляет по описанному алгоритму передачу второго слова и т.д. Приняв квитанцию о приеме последнего передаваемого слова из пакета, вычислительный модуль источник снимает сигнал с выхода 79 режима на вывод и переходит в режим вычислений, а вычислительный модуль приемник переходит к обработке принятого пакета и выполнению необходимых вычислений. После окончания вычислений результаты передаются в вычислительный модуль источник по описанном алгоритму. Модули 2 коммутации (фиг.6), не занятые в данный момент обслуживанием вычислительных модулей 1, находятся в режиме ожидания ввода,,при этом они производят опрос кода входных запросов от других модулей, поступающих по входу 63 сигнала синхронизации режима на триггер 47 режима. На злементе И 49 проводится анализ на наличие входных запросов, и если их нет, продолжается режим опроса, а если они есть, происходит выделение одного приоритетного запроса на приоритетном шифраторе 7 и модуль 2 коммутации переходит в режим ввода. С элемента И 46 происходит выдача сигнала квитирования на приоритетный запрос по выходу 61 сигнала квитирования, и модуль 2 ожидает сигнал сопровождения по входу 60 сигн.ала сопровождения, который фиксируе.тся на триггере 44 приема. После этого осуществляется задержка ввода на узле 38 выходной памяти, принимается байт данных по информационной двунаправленной шине 57 на регистр 42 входных данных и анализируется снят ли входной запрос на элементе И 49. Если запрос не снят, то снова оясидается сигнал сопровождения и принимается следующий байт данных, а если запрос снят, то модуль 2 коммутации снимает сигнал квитирования на элементе И 46 и переходит из режима ввода в режим вывода. Модуль 2 коммутации (фиг.7), приняв блок данных, устанавливает код выходных запросов в триггере 47 режима на выходе 62 синхронизации режима, принимает код входных ответов по входу 59 сигнала квитирования в триггер 39 выдачи и анализирует наличие ответов на злементе И 48: если их нет, то ожидает получение ответов, а если они есть, то фиксирует приоритетный код выходных запросов для ответивших вычислительных модулей 1 на приоритетном шифраторе 7. После этого происходит загрузка байта данных по шине 18 данных в регистр 37 выходных данных и выдается сигнал сопровождения с элемента И 41 по выходу 58 сигнала сопровождения, происходит задержка вывода на узле 38 выходной памяти и анализ конца блока данных на узле 51 памяти управляющей информации: если не конец, то загрузка следующего байта данных, а если конец блока данных, то снятие кода выходных запросов на триггере 47 режима, и модуль 2 коммутации переходит в режим ожидания ввода. Предлагаемая многопроцессорная вычислительная система работает следующим образом. 7 Каждый вычислительный модуль 1, входящий в состав системы, может нах диться в свободном или активном сос янии. Все вычислительные модули раз биты на типы, причем в системе може быть любое множество модулей 1, имею щих одинаковый тип. Свободные вычислительные модули 1 вычислений не выполняют. Они переходят в активное (занятое) состояние по командам, по тупающим от других активных вычислительных модулей 1, которые выполняю вычисления. При этом между активным вновь активируемыми вычислительными модулями через модули 2 коммутации устанавливается логический канал свя зи, по которому в дальнейшем может проходить обмен информацией между ними. Формирование логического канала к свободному вычислительному модулю осуществляется в тех случаях, когда некоторому активному вычислительному модулю становится необходим например, дополнительный объем опера тивной памяти или дополнительный вычислитель для распараллеливания вычислительного процесса. Поиск свободного вычислительного модуля определенного типа и одновременное установление к нему логического канала осуществляется каждым модулем 2 коммутации децентрализованно на основании служебной информации, хранящейся в блоке 12 регистров индикаторов в каждом из модулей 2. Каждый т-й (т 1,п )из п регистров блока 12 хранит индикаторы, указывающие с как ми типами вычислительных модулей можно установить логический канал связи, если вести поиск по т-му направлению, т.е. через т-ый буферный регистр блока 15, подключенный к т-й шине 21 связи данного модуля 2 коммутации, В каждом регистре блока 12 для хранения одного индикатора соответствующего одному типу вычислительных модулей, используется один разряд. Поэтому при поиске свобод.ного вычислительного модуля определенного типа в модуле 2 анализируют .ся соответствующие ему индикаторы в каждом из регистров блока 12. При нахождении первого же единичного индикатора в т-ом регистре блок 12 т-ое направление избирается в дан ном модуле 2 дпя установления логического канала связи, и команда поиска выдается по га-й шине 21 связи 748 в следующий модуль 2 коммутации или в искомый вычислительный модуль 1. Установление логического канала через некоторый модуль 2 заключается в выделении в этом модуле 2 отдельного свободного индекса канала для реализации устанавливаемого логического канала связи. Индекс свободного канала выделяется из регистра .5 свободных индексов каналов. Его двоичный код через блок 10 памяти чтения считывается на шину 18 данных и может запоминаться в одном из блоков 11 памяти индексов каналов. Одновременно с этим вновь занятый индекс сбрасывается в регистре 5 с помощью дешифратора 9 сброса. Номер j блока 11 определяется номером направления, из которого была принята команда поиска вычислительного модуля (J 1,п). Адрес ячейки в блоке 11 определяется индексом канала, который был выделен предыдущим модулем 2 коммутации и был выдан с командой поиска в данный модуль 2. В эту же ячейку блока 11 может быть записан номер m регистра блока 12, в котором найден индикатор, что позволит в дальнейшем осуществлять передачу информации по логическому каналу, выходящему в данном модуле 2 по т-му и входящему в j-e направление. При необходимости создания двустороннего логического канала зеркальная процедура записи принятого индекса канала осуществляется в т-м блоке 11 по адресу, определяемому вновь занятым индексом канала. После поступления команды поиска в свободный вычислительный модуль он переходит в активное состояние и выдает команду сброса индикатора своего типа. По этой команде каждый модуль 2 коммутации сбрасывает этот индикатор в регистр блока 12 путем записи нуля в соответствующий разряд. Требуемый регистр блока 12 вьщеляется дешифратором 13 записи при декодировании им номера входного направления, с которого принята данная команда. Эта команда выдается во все другие направления, если во всех регистрах, блока 12 данный индикатор также сброшен. Таким образом, вновь занятый вычислительный модуль исключается из числа свободных и не одна команда поиска в него не поступит. После освобождения вычислитель9118717410

ного модуля по окончании выполненияв других регистрах блока 12 данный задания он выдает команду установкииндикатор не был установлен. Благоиндикатора. При поступлении этойдаря этому в многоуровневой струккоманды в некоторый модуль 2 коммута-туре межсоединений модулей 2 снова ции он производит установку индика- 5появляется служебная информация, ; тора в соответствующем регистре бдо-позволяющая устанавливать с ней логика 12. установки индикатораческий канал связи при поиске вычисвьщается в другие направления, еслилительного модуля данного типа.

От I

Ф(/1г,5

)

±

Опрос кода Сходных запросов

Нет

Выделение одного приоритетного запроса

Вмдача сигнала коитирования на приоритетный запрос

Ирт Есть . conpobofKдения

лд

Задержка ёвода

Прием оайта данньи( и запись в.регистр 42 блобшх даннш

По бдой/ 63 синхронизации ре/кима на триггер 7 режима

Элемент И 49

Приоритетный 7 wuippamop

Элемент ИЧ6 по быходу 61 кЪитироКания

По в)(0дц 60 сопробож ния на триггер Ч приёма

Изел 38 выходной памяти

По инерормациотои 57 илине на регистр 42 входнь х данных

элемент ИЧ9

Снятие сигнала кВити ания

, 1

СКоЩ)

V Элемент и 46

Фиг. 6