Многоуровневое устройство для коммутации процессоров в многопроцессорной вычислительной системе Советский патент 1983 года по МПК G06F3/04 G06F15/16 

ров команды, слова и управления образуют группу входов и группу выходов блока, выход входного коммутатора команды соединен с первым входом регистра команды, второй вход и с первого по шестой выходы которого являются соответственно пятым входом, пятым, шестым, четвертым, перйым, вторым и третьим выходами блока седьмой выход регистра команды соединен с первым входом выходного коммутатора команды, выход входного коммутатора слова соединен со входом регистра слова, выход которого является восьмым выходом блока, выход входного коммутатора управления соединен со входом усилителя, выход которого является седьмым выходом блока, первый вход выходного коммутатора слова, первый и четвертый входы выходного коммутатора управления являются соответственно шестым, четвертым и третьим входами блока, вторые и третьи входы вы-- ходных коммутаторов команды, слова и управления объединены и являются соответственно вто{Ьым и первым входами блока.

3. Устройство по п. 1, о т л ичающееся тем, что, блок управления содержит три усилителя, пят элементов И, шесть элементов ИЛИ, . семь элементов задержки, регистр кода операции, причем первые входы первого, второго элементов И и входы первого и второго усилителей, вторые входы первого и второго элементовИ, а также вход третьего усилителя являются соответственно третьим, четвертым и пятым входами блока, выход .первого элемента И соединен со входом первого элемента задержки и первым входом первого элемента ИЛИ, выход которого соединен со входом регистра кода операций, выход первого элемента задержки соединен с первым входрм второго элемента ИЛИ и входом третьего элемента задержки, выход которого соединен с первым входом третьего элемента ИЛИ, выход второго элемента И соединен со вторым входом первого элемента ИЛИ и входом второго элемента задержки, выход которого соединен со вторым входом второго элемента ИЛИ и входом четвертого элемента задержки, выходом соединенного со вторым входом третьего элемента ИЛИ, выходы первого элемента задержки, второго и третьего элементов ИЛИ, а также регистра кода операций являются, соответственно вторым, первым, четвертым и третьим выходами блока, выход первого усилителя соединен с первым входом пятого элемента И, выход второго усилителя соединен с первыми входами третьего и четвертого элементов И, второй вход третьего элемента И и второй вход пятого элемента И, а также второй вход четвертого элемента И являются соответственно первым и вторым входами блока, выход третьего элемента И соединен с первыми входами четвертого и пятого элементов ИЛИ, выход четвертого элемента И соединен со входом пятого эле.мента И,выходом соединенного с первым входом шестого элемента ИЛИ, выход пятого элемента И соединен со вторым входом четвертого элемента ИЛИ, выход третьего усилителя соединен со входом шестого элемента задержки, выход которого подключен ко второму входу шестого элемента ИЛИ и входу седьмого элемента задержки, выходом соединенного с третьим входом четвертого и вторым входом пятого элемен тов ИЛИ, выходы четвертого элемента И, четвертого и шестого элементов ИЛИ являются соответственно пятым, шестым и седьмым выходами блока, выходы пятого элемента задержки, пятого элемента или и пятого элемента И являются соответственно десятым, девятым и восьмым выходами блока, выход шестого элемента задержки является одиннадцатым выходом блока.

1

Изобретение относится к вычислительной технике и может быть использовано при построении многопроцессорных вычислительных систем.

Известно многоуровневое устройство для коммутации процессоров в многопроцессорной вычислительной системе,, содержащее на каждом уровне группы модулей коммутации и анализаторов процессов вычислений, причем каждый модуль коммутации каждого уровня иерархии че1}ез сортветствукиций, анализатор процессов вычислений соедине с модулем коммутации более высокого уровня Cl.

Недостатками известного устройства являются низкая .гибкость системы и степень распараллеливания вычислительного процесса, приводящие к неэффективному использованию оборудования системы и снижению ее проийводительности.

Наиболее близким по техническому решению к предлагаемому является многоуровневое устройство для коммутации процессов в многопроцессорной вычислительной системе, содержащее на каждом уровне модули коммутации, объединенные в группы, модули коммутации каждой группы более низкого уровня соединены через шины связи с соответствующим модулем коммутации более высокого уровня 2. Недостатками такого устройства являются повышенные требования к ско ростям информационных обменов с ростом уровня, а также низкая степень распараллеливания вычислительного процесса приводящие к уменьшению 1(оэффициента использования оборудования и, как следствие этого, к снижению производительности системы. Целью изобретения является повыше ние коэффициента использования оборудования многопроцессорных систем. Эта цель достигается тем, что в многоуровневом устройстве для коммутации процессоров многопроцессорной системы, содержащем на каждом уровне группы модулей коммутации, причем модули коммутации каждой груп пы более низкого уровня соединены через шину связи с соответствующим модулем коммутации более высокого уровня, На ка.ждом уровне, начиная со второго, введены дополнительные модули коммутации, объединенные на каждом уровне с основными модулями в дополнительные группы, причем выхо ды основных модулей коммутации из по парно различных групп более низкого уровня и дополнительных модулей коммутации этого же уровня соединены через шину связи с соответствующим дополнительным модулем коммутации более высокого уровня, а каждый дополнительный модуль коммутации нижнего уровня соединен шинами связи с процессорами, причем каждый дополнительный модуль коммутации содержит блок связи, память адресов свободных модулей коммутации и процессоров, блок управления, память занятости модулей коммутации и процес соров, буферную память, причем груп па входов и выходов блока связи сое динена с шинами связи с дополнитель ными модулями коммутации более низкого и более высокого уровня, первые четыре выхода блока связи соеди нены соответственно с первым входом памяти адресов свободных модулей коммутации и процессоров и с первог па третий входы памяти занятости мо дулей коммутации и процессоров, с четвертого по седьмой входы и первы второй .выходы которого соединены со - ответственно с первогопо четвертый выходами и первым, вторым входами блока управления, с пятого по. седьмой выходы которого соединены с вторым - четвертым входами памяти адресов свободных модулей коммутации и процессоров, пятый вход и першдй, второй выходы которого соединены соответственно с третьим выходом памяти занятости модулей коммутации и процессоров и первым, вторым входами связи, третий, четвертый и пятый входы которого соединены соответственно с восьмым, девятым и десятым выходами блока управления, с третьего по пятый входы и одиннадцатый выход которого соединены соответственно с пятого по седьмой выходами блока связи и с первым входом буферной памяти, второй вход и выход которой соединены соответственно с восьмым выходом и шестым входом блока связи. Блок связи содержит коммутатор команды, входной коммутатор слова, входной коммутатор управления, регистр команды, регистр слова, усилитель, выходной коммутатор команды, выходной коммутатор слова, выходной коммутатор управления, причем входы входных и выходы выходных коммутаторов команды, слова и управления образуют группу входов и группу выходов блока, выход входного коммутатогч ра команды соединен с первым входом регистра команды, второй вход и с первого по шестой выходы которого являются соответственно пятым входом, пятым, шестым, четвертым, первым, вторым и третьим выходами блока, а седьмой выход регистра команды соединен с первым входом выходного коммутатора команды, выход входного коммутатора слова соединен со входом регистра слова, выход которого является восьмым выходом блока, выход входного коммутатора управления соединен со входом усилителя, выход которого является седьмым выходом блока, первый вход выходного коммутатора слова, первый и четвертый входы выходного коммутатора управления являются соответственно шестым, четвертым и третьим входами блока, вторые и третьи входы выходных коммутаторов команды, слова k управления объединены и являются соответственно вторьв« и первым входами блока, Блок управления содержит три уси-лителя, пять элементов И, шесть элементов ИЛИ, семь элементов задержки, регистр кода операции, причем первые первого, второго элементов И и входы первого и второго усилителей, вторые входы первого и второго элементов И, а также вход третьего усилителя являются соответственно третьим, четвертым и пятым входами блока, выход первого элемента И соединен со входом первого элемента за-° держки и первым входом первого элемента ИЛИ, выход которого соединен со входом регистра кода операций, вы ход первого элемента задержки соеди нен с первьом входом второго элемент ИЛИ и входом, третьего элемента заде ки, выход кторого соединен с первым входом третьего элемента ИЛИ, выход BTdporoэлемента И соединен со втог рым входом первого элемента ИЛИ и входом второго элемента задержки, выход которого соединен со вторым входом второго элемента ИЛИ и входом четвертого элемента задержки, выходом соединенного со вторым входом третьего элемента ИЛИ, выходы первого элемента задержки, второго и третьего элементов ИЛИ, а также регистра кода операций являются соответственно вторым, первым, четвертым и третьим выходами блока, выход первого усилителя соединен с первым входом пятого элемента И, выход второго усилителя соединен с первыми входами третьего и четвертого элементов И, второй вход третьего элемента И и второй вход пятого элемента И, а также второй вход четвертого элемента И являются соответственно первым и вторым входами блока, выход третьего элемента И соединен с пepвы ш входами четвертого и пятого элементов ИЛИ, выход четвертого элемента И соединен со входом пятого элемента И, выходом соединенного с первым входом шестого элемента ИЛИ, выход пятого элемента И соединен со вторым входом четвертого элемента ИЛИ, выход третьего усилителя соединен со входом шестого элемента задерж ки , выход которого подключен ко второму входу шестого элемента ИЛИ и входу седьмого элемента задержки, выходом соединенного с третьим входом четвертого и вторым входом пятого элемента ИЛИ, выходы четвертого элемента И, четвертого и шестого элементов ИЛИ являются соответственно пятым, шестым и седьмым выходами блока, выходы пятого элемента задержки , пятого элемента ИЛИ и пятого элемента И являются соответственно десятым, девятым и восьмым выходами блока, выход шестого элемента задерж ки является одиннадцатым выходом блока. На фиг. 1 приведена структурная схема предлагаемого многоуровневого устройства для коммутации процессоро в многопроцессорной вычислительной системе; нафиг, 2 - структурная схе ма модуля коммутации; на фиг, 3 и 4 соответственно структурная схема блока связи и функциональная схема устройства управления такого модуля. Многоуровневое устройство для коммутации процессоров (фиг, 1) соде жит процессоры 1, модули 2 коммутации, группы 3 модулей коммутации, дополнительные группы 4 модулей коммутации, шины 5 связи, соединяющие между собой модуль коммутации и процессор, либо два модуля коммутации, принадлежащие одной группе основных или дополнительных модулей, либо модули, принадлежащие различным уровням. Модуль коммутации (фиг, 2) содержит блок 6 связи, память 7 занятости модулей коммутации и процессоров, память 8 адресов свободных модулей коммутации и процессоров, буферную память 9, блок 10 управления, шину 11, соединяющую первый выход памяти адресов свободных модулей коммутации и процессоров с первым входом блока связи, шину 12, соединяющую первый выход блока связи с первым входом памяти адресов свободных модулей коммутации и процессоров, шины 13, 14 и 15, соединяющие второй, третий, четвертый выходы блока связи с первым, вторым, третьим входами памяти занятости модулей коммутации и процессоров соответственно, шины 16-19, соединяющие выходы блока управления с первого по четвертый со входами памяти занятости модулей коммутации и процессоров с четвертого по седьмой соответственно, шины 20 и 21, соединяющие первый и второй выходы памяти занятости модулей коммутации и процессоров соответственно с первым и вторым входами блока управления, шину 22, соединяющую третий выход памяти занятости модулей коммутации и процессоров с пятым входом памяти адресов свободных модулей коммутации и процессоров, шины 22-25, соединяющие выходы блока управления с пятого по седьмой со входами памяти адресов свободных модулей коммутации и процессоров со второго по четвертый соответственно, шину 26, соединяющую одиннадцатый выход блока управления с первым входом буферной памяти, шину 27, соединяющую, восьмой выход блока связи со вторым входом буферной памяти, шину 28, соединяющую выход буферной памяти- с шестым ВХОДОМ-ёлока памяти, шину 29, соединяющую второй выход памяти адресов свободных модулей коммутации и процессоров со вторым входом блока свези, шину 30, соединяющую восьмой выход блока управления с третьим входом блока связи, шины 31-35, соединяющие седьмой, шестой, пятый выходы и четвертый, пятый входы блока связи с пятым, четвертым, третьим входами и девятым, десятым выходами блока управления соответственно. Блок связи (фиг. 3) содержит входные коммутаторы: 36 - команды, 37 слова, 38 - управления, регистры 39 - команды и 40 - слова, усилитель 41, выходные коммутаторы: 42 - коман ды, 43 - слова, 44 - управления, шину 45, соединяющую выход входного коммутатора команды с первым входом регистра командал, шину 46, соединяющую выход входного коммутатора слова со входом регистра слова, шину 47, соединяющую выход входного коммутатора управления со входом усилителя шину 48, соединяющую седьмой выход регистра команды с первым входом выходного комму-татора команды, шины 49-51, соединяющие выходы процессоров Д модулей коммутации), подключен ных ко входу данного модуля коммута ции, соответственно со входами вход ных коммутаторов слова, команды, уп равления, шины 52-54, соединяющие входы процессоров ( модулей коммутации ), подключенных к данному модулю коммутации, соответственно с BHx дамивыходных коммутаторов команды слова, управления. Блок управления (фиг, 4) содержит однотипные усилители 55-57, элементы И 58-62, регистр 63 кода операции, элементы ИЛИ 64-69,элементы 70-76 задержки, шину 77, соединяющую выход усилителя 52 с первым входом элемента 62 И, шины 78-79, со единяющие выход элемента И 58 со вхо дом элемента 70 задержки и с первым входом элемента- ИЛИ 64 соответственно, шнны 80-81, соединяющие выход, элемента 70 задержки соответственно со входом элемента 72 задержки и первым входом элемента ИЛИ 65, шины 82 и 83, соединяющие выход элемента И 59 со вторым входом элемента ИЛИ 64 и входом элемента 71 задержки со ответственно, шины 84 и 85, соединяющие выход элемента 71 задержки со входом элемента 73.задержки и вторым входом элемента ИЛИ 65, шину- 86 соединяющую выход элемента ИЛИ 64 со входом регистра 63 кода операции, шину 87, соединяющую выход элемента 72 задержки с первым входом элемента ИЛИ 66, шину 88, соединяю,щую выходы элемента,73 задержки со вторым входом-элемента ИЛИ 66, шину 89, соединяющую выход элемента И 62со входом элемента ИЛИ 67, шины 9091, соединяющие выход усилителя 56 с первыми входами элементов.61 и 60 соответственно, шины 92 и 93, соединяющие выход элемента И 60 соответственно с первым входом элемента ИЛИ 67 и первым входом элемента ИЛИ 68, шину 94, соединяющую выход элемента И 61 со входом элемента 74 задержки, шину 95, соединяющую выход элемента 74 задержки с первым входом элемента ИЛИ 69, шины 96 и 97, соединяющие выход элемента 77 задержки соответственно со вторым входом элемента ИЛИ 69 и входом элемента 76 задержки, шины 98 и 99, соединяющие выход элемента 76 задержки с третьим и вторым входами элементов ИЛИ 67 и 68 соответственно. Работа предлагаемого многоуровневого устройства для коммутации процессоров в многопроцессорной Btaчислительной системе состоит в обеспечении взаимодействия процессоров при решении одной задачи ( допускающей распараллеливание процесса вычислений ) либо некоторО1Ч множества задач. Взаимодействие реализуется под действием специальной операционной системы, В .результате, ее работы процессоры, входящие в состав системы, Объединяются в группы, структуры которых отвечают структуре данных и операторов класса р аемых задач. Системные средства организации динамических связей процессоров системы содержатся в модулях коммутации и процессорах, ; Работа модуля ко1« утации состоит в следующем. На модуль коммутации от связанных с ним процессоров поступают команды. Эти команды могут быть двух типов: содержащие информацию 06их свободе либо о запросе на связь« Команды состоят из четырех полей: А, Б, С,О, где А - поле кода команды; В - поле признака свободы процессоров данного типа С - поле адреса процессора; D -поле управляющей информации ., При поступлении команда г содержащей информацию о свободе, содержимое полей команды А и D с выхода блока б связи по шинам 33 и 32 связи поступает на блок 10 управления и инициирует его работу, Одновременно с : этим содержимое полей В иС по шинам 13 и 15 связи поступает на память 7занятости модулей коммутации и процессоров ц, кроме тог;р, содержимое поля С передается еще по каналу 12 в память 8 адресов свободных модулей коммутации и процессоров, Под Действием управляющих сигнашов, поступающих на память 7 из блока 10 управления по шинам 16-19 связи в памяти 7 запоминается содержимое полей 8и С команды. После окончания записи в памяти 7 содержимого полей В и С выполняемой команда из памяти 7 в блок 10 управления по шине 20 связи поступает соответствующий сигнал, В ответ на этот сигнал из блока 10 управления по шине 24 связи на память 8 поступает управляющий сигнал, под действием которого адрес процессора, предоставившего информацию о свободе, по шине 11 связи поступает в блок 6 связи, Одновремен.но с этим блок 10 управления выдает . по шине 30 сигнал об окончании выполнения принятой команда. Этот сиг- нал через блок связи передается по адресу, хранящемуся в памяти 8, на процессор, представивший информацию о свободе. На этом выполнение данной команды заканчивается. При поступлении команды, содержащей информацию о запросе на связ так же, как и при поступлении команды, содержащей информацию о свободе, содержимое полей А и D команды с выхода блока 6 связи по шинам 33 и- 32 связи поступает на блок 10 управления и инициирует его работу а содержимое поля С - адрес процессора по шине 12 связи - из блока 6 поступает в память 8. Однако, в отличие От реализации кома.нды о сво боде, при реализации команды о запр се на связь на память 7 передается только содержимое поля В - признак свободы процессора. Это содержимое передается по шине 14 связи, В соот ветствии с содержимым поля В в памя ти 7 осуществляется ассоциативный поиск адресов свободных процессоров требуемого типа, Поиск адресов выпо няется под действием управляющих сигналов, поступающих из блока 10 по шинам 16-18 связи, Если в памяти 7 занятости модулей коммутации и процессоров адрес свободного процессора найден, то этот адрес из памяти 7 по шине 22 передается в память 8 адресов свободных модулей коммутации и процессоров , Из этой же памяти 7 по шине 10 связи в блок 10 управления передается сигнал об окончании ассо циативного поиска. Под действием этого сигнала в блоке 10 управления вырабатываются сигналы, управляющие обменом информацией между процессором, пославшим запрос на связь, и свободным процессором, адрес которого передан в память 8, Обмен выполняется следующим образом. Из блока 10 управления -по шине 24 связи на память 8 поступает упра ляющий сигнал, под действием которого адрес процессора, выставившего запрос на связь, поступает в блок связи по шине 11 связи. Из этого же блока 10 по шине 34 связи через блок 6 связи на процессор, выставив .ший запрос на связь, поступает сигнал, управляющий считыванием информации ИЗ этого процессора. Считанная информация через блок 6 шине 27 связи передается в буферную память 9, Одновременно- с поступлением инфо мации в буферную память 9 через бло 6 по шине 31 связи на блок 10 управ ления поступает управляющий сигнал. Под действием этого сигнала с задер кой на время, необходимое для приня тин информации в буферную память 9, в блоке 10 управления формируется управляющий сигнал, поступающий по шине 25 связи на память 8 и обеспечивающий передачу адреса свободного процессора по шине 29 связи из памяти 8 в блок 6 связи. По окончании передачи адреса свободного процессора в блок 6 в блоке 10 формируется управляющий сигнал, обеспечивающий передачу первого слова и информации, записанной в буферной памяти 9, через блок 6 в свободный функциональный процессор. Этот управляющий сигнал из блока 10 поступает на буферную память 9 по шине 26 связи, а информация в блок 6 и далее - в свободный процессор - передается из буферной памяти 9 по шине 28 связи. Через временной интервал, необходимый для принятия в свободный процессор первого слова, блок 10 управления выдает управляющие сигналы, инициирующие считывание последующих слов информации из процессора, выставившего запрос на связь, в выбранный свободный процессор. Признаком окончания обмена, а следовательно, и команды в целом в случае удовлетворения запроса является отсутствие управляющего сигнала в шине 31- связи, В случае, когда обмен не закончен, сигнал в шине 31 присутствует всегда: именно этот сигнал и инициирует дальнейшую работу 10 для выполнения требуемых циклов обмена. Если же запрос не удовлетворен,. т,е. в памяти 7 не найден адрес свободного процессора, то соответствующий сигнал поступает из памяти 7 в блок 10 по шине 21 связи, В ответ на этот сигнал блок 10 выдает управляющий сигнал, который по шине 23 связи поступает в память 8 и формирует в этой памяти адрес модуля коммутации более высокого уровня иерархии. Далее через временной интервал, необходимый для установления кода адреса в памяти 8,. в блоке 10- управления формируется управляющий сигнал, обеспечивающий передачу адреса модуля коммутации более высокого уровня иерархий, хранящегося в памяти 8, в блок б, Этот управляющий сигнал переДается ; по шине 25 связи, а информация об адресе передается из памятц, 8 в блок 6 по шине 29 связи, Под действием управляющего сигнала, поступающего из блока 10 на блок 6 по шине 35 связи, команда о запросе на связь передается в модуль коммутации более высокого уровня иерархии, Процесс выполнения команды запроса на связь с модулем коммутации более высокого уровня иерархии анало- гичен уже рассмотренному пpoцeccv

выполнения команды запроса на связь с модулем коммутации данного уровня иерархии. В случае окончательного отрицательного ответа модуль коммутации последнего уровня иерархии вырабатывает отрицательный ответ, который передается запрашивающему модулю.

Блок 10 связи работает следующим образом.

Команды от процессоров по шине 49 связи через коммутатор 36 и дале по шине 45 связи - поступают в регистр 39 команды и хранятся в этом регистре в течение всего времени выполнения команды, Поля А и D команды по каналам 33 и 32 соответственко поступают в блок 10 управления, Поле В команды по каналу 14 поступают на память 7, Поля В и С по шинам 13 и 15 связи соответственно поступают на память 7, а поле С по шине 12 связи поступает еще на память 8, Инициируется работа блока управления по выполнению команды.

При выполнении команды, содержащей информацию о свободе процессора определенного типа, после окончания работы памяти 7 коммутатор 44 управляющей информации производит коммутацию управляющего сигнала, поступающего -из блока 10 управления по шине 30 связи в процессор, представивший информацию о свободе. Адрес этого функционсшьного процессора поступает на коммутатор 44 из памят 8 по шине 11 связи, .

При выполнении команды Запрос на связь в случае, если в памяти 7 модуля коммутации найден адрес свободного процессора требуемого типа, происходит обмен информационными словами между процессором, пославшим запрос на связь, и свободным, процессором. При обмене информацией управляющий сигнал, под действием которого происходит считывание информации из процессора, выставившего запрос на связь, поступает из блока 10 управления модуля коммутации по шине 34 связи на коммутатор 44, Адрес этого процессора поступает на коммутатор 44 из памяти 8 по шине 11 связи. Сигнал, поступающий на коммутатор 44 по шине 34 связи проходит через этот коммутатор и по шине 54 связи поступает в требуемый процессор.

Считываемое информационное слово из процессора по каналу 50 поступает на коммутатор 37 и далее - по каналу 46 - в регистр 40 слова. Из регистра 40 это слово по шине 27 связи передается в буферную память модуля коммутации. Одновременно с поступлением информационного слова в регистр 40 из процессора на коммутатор 38 по шине 51 связи поступает управляющий сигнал, который из коммутаттора 38 по шине 47 связи поступает на усилитель 41 и далее - по шине 31 связи - в блок 10 управления, Под действием управляющего сигнала, поступающего из блока 10 в буферную память 33 по шине 26 сВязи, информационное слово, хранящееся в буферной памяти 9, по шине 28 связи передается на коммутатор 43, с коммутатора 43 по шине 53 связи в свободный процессор. Адрес этого процессора передается на коммутатор 43 из памяти 8 по шине 29 связи,

В случае, если при выполнении

команды Запрос на связь адрес свободного процессора в памяти 7 данного модуля коммутации не найден, в памяти 8 этого модуля коммутации

формируется адрес модуля коммутации более высокого уровня иерархии. Этот .адрес из памяти 8 поступает на коммутатор 42 по шине 29 связи. Под действием управляющего сигнала, поступающего из блока 10 управления по шине 35 связи, команда Запрос на связь, хранящаяся в регистре 39, по шине 48 связи поступает на коммутатор 42, а с выхода этого коммутатора по шине 52 связи - в модуль

коммутации более высокого уровня иерархии.

Блок управления 1фиг, 4 ) работает следующим образом,

По шине33 связи с блока 6 связи на элементы И 59 и 58, усилители 56 и 55 поступает содержимое поля А команды. По шине 32 связи на элементы И 59 и 58 поступает информаЦия поля D команды. При выполнении команды Информация о свободе в соответствии с кодом выполняемой команды на выходе усилителя 31 устанавливается разреш 1ющий потенциал этой

команды, а управлякмций сигнал проходит через элемент И 58, С выхода этого элемента по шине 79 связи через элемент ИЛИ 64 управляющий сигнал поступает в регистр 63 и у танавливает в этом регистре код команды

Чтение по признаку. С выхода регистра 63 код команды по шине 18 .связи поступает в пгилять 7 занятости модулей коммутации и процессоров, Через время t элемента 70 задержки после поступления управляющего сигнала в регистр 63 управляющий сигнал поступает в память 7 по шине 17 связи, а также по шине 16 связи через элемент ИЛИ 65, Временной интервалТ равен времени, необходимому для формирования кода в регистре 63 Через время С через элемент ИЛИ 66 в память 7 поступает - . сигнал по шине 19 связи начала выполнения операции в этом блоке. После окончания работы памяти 7 в блок 10 управления (фиг. 3} поступает сигнал на элемент И 62. Так как на второй вход этого элемента поступае разрешающий потенциал с усилителя 55, то управляющий сигнал поступает в блок б модуля коммутации по канал 30, а в память 8 этого модуля - чер элемент ИЛИ 67 по шине 24 связи. Под действием -этих сигналов в процессор предоставивший информацию о свободе поступает сигнал об окон.чании выпол нения данной команды. При выполнении команды Запрос н связь управляющий потенциал формируется на выходе усилителя 56, а управляющий сигнал проходит через элемент И 59. С выхода элемента ИЛИ 59 по шине 82. связи через элемент ИЛИ 64 управляющий сигнал поступает в регистр 62 и устанавливает в этом регистре код команды Чтение по признаку. Через время Т элемента71 задержки управляющий сигнал поступае по шине 85 связи на элемент ИЛИ 65 и пройдя через этот элемент, -,в память 7 по шине 16 связи. Временной интервал T.j элемента 71 задержки равен временному интервалу Т-, элемента 70 задержки. Через время Т элемента 73 задержки через элемент ИЛИ 66 в память 7 по каналу 19 поступает сигнал начала выполнения операции в это блоке. Временной интервал f. равен .. . . . временному интервалу ч; Если в памяти 2 найдено слово с данным ассоциативным признаком, то в этом блоке формируется сигнал окон чания его-работы, который поступает 1по шине 20 связи на элемент И 60 и проходит через него. Так как на первом входе этого элемента имеется разрешающий потенциал, формируемый на выходе усилителя 56. Под действием сигнала, сформированного на выходе элемента И 60, происходит обмен информацией между процессором, выставившем команду Запрос на связь и свободным процессором. Управление обменом реализуется следующим образом. Под действием управляющего сигнал сформ1фованного на выходе элемента И 60, в память 8 модуля коммутации поступает управляющий сигнал по шине 24 связи с выхода элемента ИЛИ 67 а также в блок 6 модуля коммутации по шине 45 связи с выхода, элемента ИЛИ 68, Под действием этих управляющих сигналов происходит считывание информационных слов из процессора, выставившего команду Запрос на связ Одновременно со считыванием инфор мации из процессора, выставившего ко манду Запрос на связь, управляющий сигнал поступает по шине связи 31 на усилитель 57. Через время Tj необходимое для формирования кода считанного информационного слова в буферной памяти 9 (фиг. 2), на этот блок по шине 26 связи поступает управляющий сигнал. Управляющий сигнал поступает также в память 8 модуля коммутации с выхода элемента ИЛИ 69 по шине 25 связи. Под действием управляющих сигналов, поступающих по шинам 25 и 26 связи, происходит передача информации из буферной памяти 9 модуля коммутации в свободный процессор, удовлетворяющий запрос. Через временной интервал Т, , необходимый для передачи информационного слова из буферной памяти 9 в свободный процессор, управляющие сигналы с выходов элементов ИЛИ 67 и 68 по шинам связи 24 и 34 соответственно снова поступают на память 8 и блок 6 связи модуля коммутации для организации нового цикла обмена информацией между процессором, выставившим запрос на связь, и свободным процессором, удовлетворяющим этот запрос. Признаком окончания цикла обмена информации является отсутствие управляющего сигнала, проходящего из про-: цессора по шине 31 связи. Если же в памяти 7 не найдено слово , удовлетворяющее требуемому признаку опроса, то в этом блоке вырабатывается управляющий сигнал, поступающий на элемент И 61. Так как на первом входе этого элемента имеется разрешающий потенциал ( этот потенциал поступает с выхода усилителя 56 по шине 91 связи), на выходе элемента И 61 формируется управляющий сигнал. Этот управляющий сигнал поступает по шине 23 связи в память 8 и устанавливает в этой памяти код адреса модуля коммутации более высокого уровня иерархии. Через время Т элемента 74 задержки управляющий сигнал поступает в блок 6 модуля коммутации по шине 35 связи, а по каналу25 - в память 8 этого процесрора. Временной интервал необходим для формирования в памяти 8 кода адреса модуля коммутации более высокого уровня иерархии. Под действием управляющих сиг- , налов, поступающих по шине 25 связи в память 8, по шине 35 связи - в блок 6, данный модуль коммутации посылает команду Запрос на связь в модуль коммутации более высокого уровня. Использование дополнительных модулей коммутации, обеспечивающих возможность построения новых типов групп процессоров, позволяет динамически настраивать в процессе решения задачи соответствующие группы процессоров на с таественно более сложные структуры данных и операторов, чем в известных многопроцессорных системах. Это, в свою очередь, позволяет обеспечить высокопроизводительное решение задач со сложной структурой информационных и управляющих воздействий, когда такие задачи допускают глобальное распараллеливание вычислительного процесса в рамках одной задачи, В результате повышается коэффициент использования оборудования мультипроцессорных вычислительных систем, увеличивается их производительность,

В случае функциональной ориентации процессоров многопроцессорной системы Сих предварительной настройки на преимущественную реализацию, например, функций запоминания информации , арифметико-логических преобразовтелей и т.п, ) возможность построения новых типов групп процессоров за счет дополнительных модулей коммутации позволяет эффективно формировать в процессе решения з

дачи ресурсы соответствующего типа i( памяти, операционной и т,п,у. Такие ресурсы имеют вычислительную мощность, намного превосходящую мощность отдельно взятого процессора. Вместе с тем они могут иметь структуру, отвечающую структуре данных и управляющих воздействий решаемой задачи.

В целом использование указанных ресурсов ведет к дополнительному повышению коэффициента использовани оборудования системы.

Применение модуля коммутации, содержащего память адресов свободных модулей коммутации и процессоров в сочетании с нелинейной памятью занятости модулей коммутации и процессоров, повышает функциональные возможности коммутации процессоров, .расширяет возможности распараллеливания процесса решения задач и также приводит к увеличению коэффициента использования оборудования и производительности многопроцессорных систем.

ИМИ

Фиг.1

aaaoan