Устройство для адресации блоков памяти Советский патент 1985 года по МПК G11C8/00 

Изобретение относится к вычислительной технике, в частности к ус ройствам управления основной памятью.

Целью изобретения является повышерие быстродействия устройс тв а.

На чертеже приведена функциональная схема предложенного устройства.

Устройство для адресации блоков памяти содержит переключатели 1, служапще для отключения блоков памяти, регистр 2 адреса, nepBjno группу элементов ИЗ, адресный 4 и тактовый 5 входы, дешифратор 6 адреса, матрицу последовательно соединенных элементов И 7,, 7 ,,.,,7 ,

21 22 2п триггеров а,,8,8,,,...,

2п первую группу элементов ИЛИ 9,9 ,.. .9 , элементы НЕ 10, элементы 1 1 , 11 ,..., 1 IP,.- задержки, вторую группу И 12, 12д,,,.,12р, вторую группу элементов ИЛИ 13, 13з,...,3п, третью

группу элементов И 142,14 птретью группу элементов ИЛИ 15., 15з ,..., 15f,., четвертую группу элементов И 1 6 , 16 ,.,., 1 6j, где п- число блоков памяти.

Принцип работы устройства заключается в предоставлении поступившей заявке первого неотключенного и незанятого блока памяти.

Устройство работает следующим образом.

Совокупность блоков памяти, подлежащих распределению, задается путем установки в соответствзпощее положение переключателей 1 (О блок отключен, - блок включен) Начало очередного сеанса распределения памяти определяется сигналом Сброс, которьй устанавливает в нулевое состояние триггеры 8,

Сигналы низкого уровня с выходов элементов ИЛИ 9 через элементы 11 задержки (элемент задержки обеспечивает задержку на один такт ) поступают на соответствующие, входы всех, кроме первыз., элементов И 3 и 16, запрещая формирование на их выходах сигналов высокого уровня . Таким образом, с приходом тактового сигнала, сопровождающего адрес, принимаемьй в регистр 2 сигнал высокого уровня может быть сформирован только на выходе элемерта И 3, соединенного .с переключателем 1 отключения первого блока, если данный переключатель находится в единичном состоянии ( блок включей). Этот сигнал высокого уровня поступает на входы всех элементов И 7 первой строки матрицы (7--7 ). Адрес обращения к памяти с регистра 2 поступает на вход дешифратора

адреса 6, на J-OM выхйде которого (соответствующем номеру блока, указанному в составе адреса ) формируется сигнал высокого уровня. Сигнал высокого уровня с j-ro выхода дешифратора 6 поступает на входы всех элементов И 7 j-ro столбца.. На первом входе элемента И присутствует сигнал высокого уровня, поступающий с выхода первого элемента И 3, на втором входе - сигнал высокого уровня, поступающий с j-ro рыхода дешифратора 6, а на остальньк входах - сигналы высокого уровня, поступающие с инверсных выходов

соответствующих триггеров 8, определяющих занятость блока памяти. Таким образом, только на выходе элемента И 7. в данном такте присутствует сигнал высокого уровня. Сигнал высокого уровня с выхода элемента И поступает на прямой вход триггера 8.и переводит его в единичное состояние, что соответствует занятости первого блока памяти. Этот же сигнал поступает на j-и вход элемента ИЛИ 9 , с выхода которого сигнал передается в адресную систему первого блока, разрешая его возбуждение. Сигнал низкого уровля с инверсного выхода триггера 8. поступает на соответствующие входы всех, кроме Ij-ro, элементов И 7 первой строки и j-ro столбца, запрещая адресу с j-ым блоком обращаться куда-либо, кроме первого блока памяти, а также адресам с другими номерами блоков обращаться к первому блоку памяти. Сигнал высокого уровня с выхода элемекта ИЛИ 9 поступает на вход элемента 11 задержки, а С; его выхода в следующем такте поступает на входы вторых элементов И 3 и 16, разрешая тем самым формирование сигнала высокого уровня

на выходе второго элемента ИЗ,

если второй блок памяти не отключен.

Во втором такте сигналы высокого , уровня формируются на выходах первого и второго элементов И 3, Сигла высокого уровня с выхода второго элемента И 3 поступает на вход элемента ИЛИ П,, а с его выхода - на входы всех элементов И 7 второй строки. Если и во втором такте в регистр 2 поступает адрес с прежним номером блока, то совпадение сигналов высокого уровня на всех входах происходит только на элементе И и возбуждается вновь первый блок памяти. Так происходит до тех пор, пока в регистр 2 не поступит адрес, содержащий другой номер блока (допустим п-й ), В этом случае сигнал высокого уровня формируется на п-ом выходе дешифратора 6. Сигна высокого уровня с п-го выхода дешифратора 6 поступает на входы всех элементов И 7 столбца. На всех входах элемента И 7 происходит сов падение сигналов высокого уровня. Сигнал высокого уровня с выхода эле мента И 7,jn поступает на прямой вход триггера 82 и переводит его в единичное состояние. Далее этот сигнал поступает на п-й вход элемента ИЛИ 92, а с его выхода передается в адресную систему второго блока памяти. Сигнал низкого уровня с инверсного выхода триггера 8, поступ ет на соответствующие входы всех, кроме , элементов И 7 второй строки и п-го столбца, запрещая адресу с р-ым блоком обращаться кудалибо, кроме второго блока памяти, а также адресам с другими номерами блоков обращаться к второму блоку памяти. Сигнал высокого уровня с вы хода элемента ШШ 92 поступает на вход элемента 112. задержки, а с его выхода в следующем такте поступает на входы третьих элементов И 3 и 16 разрешая тем самым формирование сигнала высокого уровня на выходе третьего элемента ИЗ, если третий блок памяти не отключен, и так далее . Если первый блок памяти оказывается отключенным, то сигнал низкого уровня с выхода первого элемента И 3 поступает на первые входы всех элементов И 7 первой строки и тем самым запрещает обращение любого из адресов к первому блоку памяти. Сигнал низкого уровня с первого переключателя 1 поступает на вход первого элемента НЕ 10. Сигнал высо-i кого уровня с выхода первого элемента НЕ IО поступает на вход элемента И 16, При поступлении тактового сигнала на вход элемента И 16 На его выходе присутствует сигнал высокого уровня, который поступает на вход элемента И IZ и элемента И 14, Если второй блок памяти включен, то на вьрсоде элемента И }2д присутствует сигнал высокого уровня, который поступает на вход элемента ИЛИ I3, а с его выхода на входы всех элементов И 7 второй строки. Если и второй блок оказьшаеуся отключенным, то сигнал низкого уровня с переключателя 1 поступает на вход второго элемента НЕ 10. Сигнал высокого уровня с выхода второго элемента НЕ 10 поступает на вход элемента И 14j. Сигнал высокого уровня с выхода элемента И 142 поступает, на вход элемента ИЛИ 15., с выхода которого сигнал высокого уровня поступает на входы элементов И 12i и 14 а. Таким образом, обеспечивается обход отключенных блоков памяти. Первому из поступивших в регистр 2 адресов предоставляется первый из неотключенных и незанятых блоков памяти, и это соответствие жестко фиксируется соответствующим триггером 8. Если i-й блок памяти отключен в процессе работы, то сразу оказывается невозможным наличие сигнала высокого уровня на выходе элемента ИЛИ 13. Сигнал низкого уровня с выхода элемента ИЛИ I3., поступая. , на входы всех элементов И 7 , запре;щает обращение к i-му блоку памяти любому из поступающих в регистр 2 адреса. При необходимости осуществить перераспределение памяти формируется сигнал Сброс, означающий начало нового сеанса. Сигналом Сброс все триггеры 8 устанавливаются в нулевое состояние - блоки памяти не заняты.

ю

УСТРОЙСТВО ДЛЯ АДРЕСАЦИИ БЛОКОВ ПАМЯТИ, содержащее переключатели, первую группу элементов И, регистр адреса, выход которого подключен к входу дешифратора адреса, причем выходы переключателей соединены с первыми входами элементов И группы, отличающееся тем, что, с целью повышения быстродействия устройства, в него введены матрица последовательно соединенных элементов И и триггеров, группы элементов ИЛИ с первой по третью, элементы задержки, группы элементов И с второй по четвертую, элементы НЕ, входы которых, соединены с выходами переключателей,а выходы - с первыми входами элементов И четвертой группы, вторые входы которых являются тактовым входом устройства, третий вход каждого элемента И четвертой группы, кроме первого, соединен с выходом предыдущего элемента задержки, выход каждого элемента И четвертой группы, кроме первого,подключен к первому входу одноименного элемента ИЛИ третьей группы, второйвход которого соединен с выходом одноименного элемента И третьей группы, первьй вход каждого элемента И третьей группы подключен к выходу одноименного элемента НЕ, а второй вход - к выходу предьиущего элемента ИЛИ третьей группы и первому входу одноименного элемента И второй групчы, второй вход которого соединен с выходом одноименного переключателя, а выход - с первым входом одноименного элемента ИЛИ второй группы, второй вход которого подключен к S выходу одноименного элемента И первой группы, второй вход которого (Л соединен с тактовым входом устройства, а третий вход подключен к выходу предьщущего элемента задержки, выход каждого элемента ИЛИ второй группы соединен с первыми входами элементов И одноименной строки матрицы, вторые.входы элементов И со 00 ел каждого столбца матрицы подключены к соответствующему выходу дешифратора адреса, выходы элементов И каждой строки матрицы подключены к О) ел соответствующему входу одноименного . элемента ИЛИ первой группы, инверсный выход каждого триггера соединен с соответствующими входами элементов И одноименных строки и столбца матрицы, кроме одноименного элемента И матрицы, выходы элементов ИЛИ первой группы соединены с входами соответствующих элементов задержки и являются выходами устройства.