Устройство для распределения заданий процессорам Советский патент 1986 года по МПК G06F9/50 

счетчика подключен-к выходу окончания выборки блока и к входу блокиров ки генератора тактовых импульсов, выход генератора тактовых импульсов подключен к счетному входу счетчика,

Изобретение относится к вычислительной технике и может найти применение в многопроцессорных системах для распределения нагрузки между процессорами.

Цель изобретения - расширение функциональных возможностей за счет динамического распределения запросов с учетом загруженности процессоров.

На фиг.1 изображена структурная схема устройства; на фиг.2 - схема ..блока нахождения наименьшего кода.

Устройство содержит элементы И 1, блок 2 памяти, блок 3 выделения наименьшего кода, узел 4 приоритета и группу счетчиков 5, при этом адресный вход блока 2 памяти подключен к входу 6 кода запрашиваемой функции устройства, вход разрешения чтения блока 2 памяти - к управляющему входу 7 устройства, информационный выход блока 2 памяти подключен к первым информационным входам .8 блока выделения наименьшего кода, вторые информационные входы 9 которого подключены к выходам счетчиков 5, информационные выходы 10 - к информационным входам узла 4 приоритета, управляющий вход - к управляющему входу 7 устройства, а сигналь ный выход 1 - к первому сигнальному выходу устройства и управляющему входу схемы 4 приоритета, выходы которой подклкнены к первым входам элементов И 1, к вторым выходам 12 управления загрузкой устройства и входам сложения соответствующих счетчиков 5, вычитающие входы которых подключены к входам регистрации выполненных заданий устройства, вторые входы элементов И 1 подключены к входу кода запрашиваемой функции ус тройства, авыходы-к кодовым выходам кода запрашиваемо йфункции устройств

1205144

выходы триггеров являются информационными выходами блока и подключены к управляющим входам усилителей, выход элемента задержки подключен к входу запуска блока.

s

0

5

5

0

Блок вьщелений наименьшего кода (фиг.2) содержит m триггеров 13, in схем 14 сравнения, m мультиплексоров 1 5 , h-i магистральных усилителей 16, счетчик 17, элемент 18 задержки и генератор 19 тактовых импульсов, при этом первые информационные входы 8 блока подключены к информационным входам триггеров 13, синхровходы которых подключены к входу обнуления счетчика 17, входу запуска генератора 19 импульсов и к выходу элемента 18 задержки, входы обнуления триггеров - к выходам соответствующих схем

14сравнения, первые входы которых подключены к выходам мультиплексора

15и к информационньм входам усилителей 16, а вторые - к объединенным между собой выходам 20 усилителей 16, информационные входы мультиплексоров

I5 подключены к вторым информационным входам 9 блока 3, а адресные - к информационному выходу счетчика 17, выход переноса которого подключен к выходу 11 окончания выборки блока 3 и к входу блокировки генератора 19 импульсов, выход которого подключен к счетному входу счетчика 17, выходы триггеров 13 являются информационными выходами 10 блока 3 и подключены к управляющим входам усилителей 16, вход элемента 18 задержки подключен к входу 7 запуска блока 3.

Устройство работает следующим образом.

Устройство осуществляет динамическое распределение запросов между процессорами с учетом их функциональных возможностей (способности выполнить запрашиваемую функцию) и загруженности процессоров. Функциональные возможности процессоров отображаются в блоке 2 памяти, при этом, если j-и процессор способен выполнить

31

функцию Ij; , то в ячейку 2-- заносится 1, если нет - 0. ; Код запрашиваемой функции : i;(i 1, 2,...,и1 поступает с входа 6 кода запрашиваемой функции устрой- ства на адресный вход блока 2 памяти и сопровождается сигналом на линии 7. На выход блока 2 памяти вьщается содержимое 1 -и строки, разряды, содержащие 1, сЬответствуют процессорам способным выполнить запрашиваемую функцию. В блоке 3 происходит определение нашенее загруженных процессоров, способных выполнить запрашиваемую функцию. Информация о способ- ности процессоров выполнять запрашиваемую функцию поступает на вход 8 блока 3 с выходов блока 2 памяти, информация о загруженности процессоров поступает на входы 9 с выходов счетчиков 5. Содержимое счетчика 5 соответствует числу задач, находящихся на обслуживании в j -м процессоре. В результате работы блока 3 на его выход Ю; выдается 1 при 1 на входе 8; и нахождении в счетчике 5- кода не большего, чем в остальных счетчиках 5. Если в нескольких счетчиках находятся одинаковые коды, то вьщеление одной 1 с вы- ходов 0 происходит на схеме 4 приоритета по сигналу на выходе 1 блока 3, вьщаваемом при завершении поиска наименьшего кода. С выхода 12j схемы 4 приоритета сигнал поступает на вход загрузки j -го процессора, на вход прибавления единицы к счет

чику 5; и на управляющий вход элемента И 1- . При этом на информационный вход j -го процессора через элемент И 1: подается код запрашиваемой функции с входа 6 кода запрашиваемой функции устройства. При завершении j-м процессором выполнения каждой- либо функции на вычитающий вход счетчика 5; поступает сигнал, производящий уменьшение на единицу содержимого счетчика 5; .

5 ю 15 20 5 о

5

-

44 4

Блок 3 вьщеления наименьшего кода работает следующим образом.

По сигналу на входе 7, задержанному на элементе 18 на время считывания с блока 2 памяти, производится обнуление счетчика 17, запуск генератора 19 тактовых импульсов и запись в триггеры 13 кода с входа 8 блока 3. Если триггер 13 содержит единицу, то через усилитель 16 и мультиплексор 15: на общую линию 20 выдается содержимое к-го разряда счетчика 5; (к 1,2,... ,0, где а - разрядность счетчиков 5), начиная со старшего разряда. Разряд счетчиков 5, выдаваемый на линию 20, задается счетчиком 17, имеющим коэффициент пересчета, равный разрядности счетчиков 5. На выходах мультиплексоров 15 происходит инвертирование соответствующих разрядов счетчиков 5. }fa линии 20 формируется логическая 1 для магистралей уровень логической 1 - низкий), если хотя бы с одного усилителя 16 выдается уровень логической единицы. На схемах 14 сравнения происходит сравнение бита на линии 20 с битом, выдаваемым с инверсного выхода мультиплексоров 15. Если на выходе мультиплексора 15: находится низкий потенциал, а на линии 20 - потенциал логической 1, то на выходе схемы 14 сравнения формируется сигнал, по которому триггер 13; обнуляется. Это происходит, если инвертированный разряд счетчика 5:, подключаемый на линию 20, не является наибольшим из соответствуннцих разрядов других счетчиков, подключаемых на линию 20. Таким образом, к завершению цикла работы счетчика 17 при формировании им переноса в триггерах 13 сохраняются 1, если в соответствующих счетчиках 5 находятся наименьшие коды. Сигнал переноса счетчика 17 блокирует работу генератора 19 тактовых импульсов и поступает на сигнальный выход 11 блока 3.

11

9

9ФЗФСоставитель В.Минаков Редактор Е.Копча Техред М.Пароцай Корректор Г.Решетник

Заказ 8536/51 Тираж 709Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ШШ Патент, г. Ужгород, ул. Проектная, 4

CL

20 S

10

10

ч W

10