Устройство для контроля памяти Советский патент 1986 года по МПК G11C29/00 

1

Изобретение относится к вычисли- тельной технике и может быть применено для контроля запоминающих устройств в режимах, близких к реальным режимам работы.

Целью изобретения является повышение достоверности контроля памяти

На фиг.1 изображена структурная схема предложенного устройства; на фиг.2 и 3 - функциональные схемы наиболее предпочтительных вариантов вьтолнения блока задания закона изменения кода эталонного числа и первого блока памяти соответственно

Предложенное устройство (фиг.1| содержит блок 1 пуска-останова, блок 2 индикации, датчик 3 начального адреса, первьй регистр 4, первый блок 5 сравнения, элементы И 6, счетчик 7 адресов, второй блок 8 сравнения, первый блок 9 памяти с . управляющими входами 10, формирователь 11 адресных сигналов, второй 12 и третий Ij регистры, датчик 14 кодов чисел, блок 15 задания закона изменения эталона, второй блок 16 ;памяти, первый коммутатор 17, четвертый регистр 18, второй коммутатор 19 и пятый регистр 20. На фиг.1 изображена также контролируемая память 21.

Блок 15 задания закона изменения эталона содержит (фиг.2) дешифратор 22, элемент НЕ 23 и формирователь 24 установочных сигналов. На фиг.2 обозначены входы 25 дешифратора 22, вход 26 элемента НЕ 23 и вход 27 формирователя 24.

Первый блок 9 памяти содержит фиг.З) элемент И 28, генератор 29 тактовых импульсов, счетчик 30, формирователи 31 управляющих сигналов, селектор 32, элементы ИЛИ 33 и 34, накопитель 35, предназначенны для хранения управляющих кодов, усилители 36, формирователь 37 установочных сигналов и формирователь 38 синхросигналов. На фиг.З обозначен вход 39 и вход 40 Пуск блока 9.

Блок 15 может быть реализован на элементах, например, серий К134 ИДЗ бКО 347.083.ТУ7 или серии К134 ИД6 бКО 347.083 ТУЗ и других микросхемах серии 106, 133, 155.

Предложенное устройство работает следующим образом.

После установки устройства в исходное состояние в блок 9 вводятс

151381

с входов 10 (фиг.1) коды, определяющие логические значения управляющих сигналов во время проведения контроля с привязкой к тактам считы5 вания (записи) инфррмации.

В блок 16 вводится информация, определяющая принадлежность номера контакта контролируемой памяти 21 к разряду одного из регистров 12,13, .

10 20 и формирователя 1 1 .

На вход 39 фиг.З блока 9 поступают также сигналы ТИ, проходящие через элемент ИЛИ 34 на счетчик 30, который формирует код адреса, по15 ступающий на селектор 32, который устанавливает очередной адрес для записи очередного управляющего слова в накопитель 35. Управляющие сигналы по входам 10 поступают через

20 формирователи 31 на входы накопите- лл 35 по установленному адресу и записываются при наличии сигнала Запись информации, поступающему также по одному из входов 10. При

5 проведении контроля памяти 21 по сигналу Пуск на входе 40 сигнал поступает на вход формирователя 37 и на элемент И 28 и удерживается в течение всей проверки. По сигналу

0 Пуск формирователь 37 по переднему фро-нту формирует импульс, который проходит через элемент ИЛИ 33 на счетчик 30 и сбрасьюает его в исходное состояние. Сигналы с генера тора 29 поступают на элемент И 28, с выхода которого по разрешению сигнала Пуск тактовые сигналы проходят через элемент ИЛИ 34 на счетный вход счетчика 30 и формирователь 38,

.Q формирующий для регистра 20 синхросигналы СИ. С каждым тактовым сигналом счетчик 30 изменяет свое состояние, которое расшифровьшается селектором 32.

5 Селектор 32 устанавливает адрес считьшаемого из накопителя 35 очерёдного управляющего слова, которое по тактовому сигналу ТИ считьгеается из накопителя 35 и через усилители

0 36 поступает на регистр 20. Последовательность управляющих слов, считываемых из накопителя 35, создает требуемую диаграмму управляющих сигналов. В каждом разряде регистра

5 20 отображается диаграмма определенных управляющих сигналов, напри- йер Запись, Считывание, Выборка. Диаграмма управляющих сигналов

по времени формируется последователностью, управляющих слов, которые поступают с блока 9 с тактовой частотой сигналов СИ, генерируемых генератором 29.

Через блок I задается код на входы блока 15 (фиг.2, определяющий последовательность изменения закона чисел контроля памяти, код на блок 3, счетчик 7 и формирователь 11 для установки начального адреса, код на блок 4 и блок 8 для установки конечного адреса, логическую единицу на элемент И 6, разрешающую прохождени импульсов на вход счетчика 7 с регистра 20. По команде Пуск из блока 9 передается в регистр 20 последовательность кодов, определяющая режим Записи (Чтения) информации на контролируемую память 21.

При режиме Запись из регистра 20 снимается импульс смены адреса (ИСА), который проходит через элемент И 6 и модифицирует код адреса, одновременно сигнал ИСА поступает на датчик 14, разрещает формирование и передачу эталонного числа в регистр 13 и на блок 5. После проведения подготовки адреса, числа и управляющих сигналов производится последовательная пересылка этой информации в регистр 18 через ком-, мутатор 17 в соответствии с кодами блока 16, устанавливающимися по синхросигналам, передаваемым через коммутатор 17. По сигналам из регистра 20 регистр 13 последовательно опращивается по разрядам ji информация из него заносится в тот

разряд регистра 18, который определяется кодом блока 16. Затем по команде Запись, поступающей из регистра 20, сформованная тестовая последовательность поступает через коммутатор 19 на объект контроля - память 21.

Для контроля памяти 21 по следующему адресу из регистра 20 поступает сигнал ИСА, который передается счетчику 7 для формирования следующего кода адреса и датчику 14 для форсирования кода эталонного числа, соответствующего этому адресу. В блоке 8 происходит сравнение текущего адреса с конечным адресом. Если совпадения не произошло, то формируется сигнал, KOTopbDi передается счетчику 7 и разрешает формирование кода адреса. Если совпадение произо151384

пито, то формируется сигнал Останов, который передается блоку 1. Если блок 9 переходит на вьтолнение режима Чтение, то через регистр 20 5 передается сигнал Чтение для приема информации на регистр 18 из памяти 21 и передачи информации через коммутатор 17 с учетом информации блока 16 на регистр 12 и на

10 блок 5 для синхронизации работы блока 5.

Информация из регистра 12 передается на блок 5, результаты сравнения в виде сигналов Брак или Норма,

15 поступают на блок 2. Сигнал Брак сохраняется в блоке 2 до конца проверки.

Работа блока 15 может быть организована следующим образом. Через 20 блок 1 задается код х, х,, Xg,

определяющий последовательность изменения кодов эталонных чисел, который поступает на входы 25 дешифратора 22 (фиг.2 , а также сигналы Xj,

25 на в .хОд 26 и 27 элемента НЕ 23 и формирователя 24 соответственно. Состояние сигнала х определяет признак режима Долбление. Состояние сигнала .х определяет установ30 ку в исходное состояние блока 14. Состояние разрядов х, х,, х позволяет получить на выходе дешифратора 22 сигналы управления Л,

определяющие закон изменения кода 35 эталонных чисел.

В соответствии с кодом блок 15 выдает сигнал, устанавливающий датчик 14 в исходное состояние.

40 При поступлении следующего кода на входы блока 15, например кода Уд ,X4 для контроля памяти 2 щахматным кодом, блоком 15 расшифровывается cигнaJi у , который

45 затем поступает на одни из входов блока 14. Импульсы ИСА поступают на счетный вход триггера в датчике 14, изменяющего свое состояние с каждым импульсом, и таким образом формиру-

50 ющего шахматный код.

Формирование кодов бегущая единица, бегущий нуль производится с помощью циклических счетчиков 55 сдвига в блоке 14 соответственно по кодам управления у, ,Х2Х., х и у , х. При этом и сигналами сдвига являются импульсы ИСА. ;

5

Формирование кода едийиц Ш1И кода нулей производится по коду

управления У

Считьшание кодов с блока 14 в регистр 13 производится по импуль- сам ИСА.

Выполнение режима Долбление п одному адресу осуществляется при подаче логического нуля на вход элемента И 6 с блока 1. При этом происходит запрещение модификации адреса в счетчике 7.

Числовой эталонный код проверки для адреса, по которому проводится Долбление, задается по закону, выбираемому в блоке 15.

Формула изобретени1. Устройство для контроля памяти, содержащее счетчшс адресов, формирователь адресных сигналов-, датчик начального адреса, датчик кодов чисел, регистры с первого по четвертый блоки сравнения, элемент

, И и блок индикации, причем вьпсод элемента И соединен с первым входо счетчика адресов, входы которого подключены к выходам датчика начал ноге адреса, входы блока индикации соединены с выходами первого блока сравнения, одни из входов которого подключены соответственно к выходам второго регистра, к выходам датчика кодов чисел и входам третьго регистра, выходы первого реги- стра соединены с одними из входов второго блока сравнения, один из выходов которого подключен к второму входу счетчика адресов, выходы которого соединены с входами форми рователя адресных сигналов и другими входами второго блока сравнения отличающееся тем, что,

. с целью повышения достоверности контроля, в устройство введены блоки памяти, пятый регистр, коммутаторы и блок задания закона изме38§

нения эталона, выходы которого соединены с одними из входов датчика кодов чисел, другой вход которого и. второй вход элемента И подключены к одному из выходов пятого регистра, входы.которого Соединены с выходами первого блока памяти, а другие выходы подключены соответственно к первому управляющему входу четвертого регистра, другому входу первого блока сравнения, второму управляющему входу четвертого регистра и к одному из входов neplBoro коммутатора, первая группа входов и один из выходов которого соединены соответственно с одними из выходов и с одним из входов второго блока памяти, другие выходы которого подключены к входам первой грзшпы второго коммутатора,, причем входы второй и третьей групп первого KOMi -iyTa тора соединены соответственно с выходами формирователя адресных сигналов и с выходами третьего регистра, выходы лтервой группы первого коммутатора подключены к входам второго регистра, а выходы второй группы и входы четвертой группы соответственно к одним И.З входов и к одним из выходов четвертого регистра, другие входы и выходы которого со-. еди1- ены с одними из вьп :одов и с входами второй группы второго комму тгггора. другие вьпходы и входь треть группы которого являются контрольными выходами и входами устройства, управляющими входами которого являются другие входы второго блока пам 1 и и одни из входов первого блока памяти,

2, Устройство по П.1, о т л и ч а ю щ е е с я тем, что блок задания злкоиа изменения эталона содер- жит дешифратор, элемепт НЕ и формирователь установочных сигналов, входы которых являются входами блока, а вьг/;оды - выходами блока.

Редактор А.Гулько

Составитель Т.Зайцева Техред Л,Микеш

Заказ 910/58

Тираж 544Подписное

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб., д.4/5

Филиал ШШ Патент, г.Ужгород, ул.Проектная,4

Корректор Г.Решетник

Изобретение относится к вычислительной технике и может быть применено для контроля запоминающих устройств в режимах, близких к реальным режимам работы. Целью изобретения является повышение достоверности контроля запоминающих устройств, Введение в устройство для контроля блоков памяти, содержащее счетчик адресов, датчик кодов чисел, регистры, блоки сравнения, блоков памяти, регистра, коммутаторов, блока зада-. ния закона изменения зталона позволяет в одном устройстве осуществить следующие режимы контроля: долбление по одному и тому же адресу; шахматный бегущая единица ; бегущий нуль. При этом в блок памяти записьшается управляющая информация, используемая при контроле, 1 з,п, ф-лы, 3 ил. (Л сл со СХ)