Устройство фазового пуска Советский патент 1986 года по МПК H04L7/04 

матор по модулю.два 11, регистр сдвига 12, сумматор по модулю два 13 датчика 1, формирователь импульсов (Ш) 14 Совпадение, Ошибка, Сброс, цифровой мультиплексор 15, одновибра- тор 16, блок установки (БУ) допустимого числа импульсов 17, 1с -разрядный 1 цифровой компаратор 18, 6 -PC 19, п-р азрядный цифровой компаратор 20, три дополнительных элемента ИЛИ 21,

1,

Изобретение относится к технике связи и может использоваться для поме хоустойчивого Ь выделения синхросигналов и фазового пуска аппаратуры двоичной информации.

Цель изобретения - повышение точности фазового пуска

На чертеже представлена структурная электрическая схема устройства фазового пуска,.

Устройство фазового пуска содержит датчик t рекуррентных последовательностей, дешифратор 2, элемент ИЛИ 3, первый, второй, третий и четвертый элементы И 4-7, k -разрядный счетчик В, R5-триггер 9, п -разрядный счетчик 10, сумматор 1t по модулю деа, регистр 12 сдвига датчика 1. рекуррентных последовательностей сумматор 13 по модулю два датчика 1 рекуррентных последовательностей, формгфователь t4 импульсов Совпадение, Ошибка и Сброс, цифровой мультиплексор 15, одновибратор 16, блок 17 установки допустимого числа импульсов, k -разрядный цифровой компаратор t8, -разрядный счетЧик 19, h-разрядный цифровой компаратор 20, первый дополнительный элемент ИЛИ 21, второй дополнительный элемент ИЛИ 22, третий дополнительноый элемент ИЛИ 23, дополнительный элемент И 24, дополнительный н-разрядный счетчик 25.

Формирователь 14 импульсов Совпадение, Ошибка,,и Сброс содер- жит первый, второй и третий D-триг- геры 26-28, первьА, второй и третий элементы задержки 29-31.

Устройство фазового пуска работает следующим образом.

22, 23, дополнительный элемент И 24, дополнительный Я -РС 25. Цель достигается введением ФИ 14, цифрового мультиплексора 15, одновибратора 16, БУ 17, k -разрядного цифрового компаратора 18, Е -PC 19, и -разрядного цифрового компаратора 20,трех элементов ИЖ 21-23, элемента И 24 и П-РС25ФИ 14 содержит три -триггера 26-28 и три элемента задержки 29-31.з.п.ф-лы,1 ил.

S

5 0 0

5

При подаче сигнала 1 на вход Начальная установка устройства происходит установка RS-триггера 9 по входу R через .первый дополнительный элемент ИЛИ 21, при этом обеспечивается исключение каналов Y цифрового мультиплексора 15 за счет подачи сигнала 1 с инверсного -выхода R5 -триггера 9 на управляющий вход (Vц) цифрового мультиш1ексо- ра 15. Сигналом 1 с инверсного - выхода R5 -триггера 9 обеспечивается установка и удержание в состоянии О по R-входам | -разрядного счетчика 10, i -разрядного счетчика 19, дополнительного ,У -разрядного счетчика 25 i k-разрядный счетчик 8 устанавливается в нулевое состояние по R- входу через третий канал цифрового мультиплексора 15 и третий дополнительный элемент ИЛИ 23 сигналом с выхода второго дополнительного элемента ида 22.

При поступлении на вход устройства неискаженной рекуррентной последовательности (сигнал со входа Начальная установка снят) в сумматоре 11 по модулю два производится сравнение элементов принимаемой и вырабатываемой датчиком 1 рекуррентных последовательностей. Вырабатываемая датчиком 1 рекуррентная последовательность зависит от характера принимаемой рекуррентной последовательности, так как через второй канал цифрового мультиплексора 15 она поступает на D -вход регистра 12 сдвига датчика 1, Поскольку принимаемая рекуррентная последовательность вы- рабатьшается с помощью аналогичного

to

31225035Л

датчику 1 устройства, в котором использованы регистр с таким же числом разрядов и сумматор по модулю два, подключенный к тем же выходам разрядов, то после поступления определенного количества элементов последовательности Датчик 1 начинает вьфабаты- вать рекуррентную последовательность, синхронную с принимаемой. До установления синхронизации между последовав

тельностями на выходе сумматора 1t по модулю два образуются сигналы 1, по которым формирователь 14 вырабаты - вает. сигналы Ошибка. Формирование

сигнала Ошибка происходит с помощью второгоD-триггера 27 и второго злемента задержки 30, например интегратора, формирователя 14, установки по Р-входу второго Р -триггера 27 в состояние 1 и возвращения его в исходное состояние сигналом с выхода второго элемента задержки 30. Сигнал Ошибка через второй допол- нительньй элемент ИЛИ 22, третий канал цифрового мультиплексора 15 и третий дополнительньй элемент ИЛИ 23 устанавливает k -разрядный счетчик 8 в нулевое состояние. При установлении синхронизации между принимаемой

и вьфабатываемой датчиком 1 рекуррент-зо PГ .... ными последовательностями на выходе

1225035

тельности, то на выходе k -разряда счетчика 8 появляется сигнал 1.Дли тельность зачетного отрезка выбирает ся из соображений обеспечения надежс ного и помехоустойчивого приема пере данной рекуррентной последовательнос ти определенной длины при заданном качестве канала связи. Устанавливается длительность зачетного отрезка выбором разряда k -разрядного счетчи ка 8, с которого снимается сигнал о приеме зачетного отрезка. Сигнал 1 с выхода разряда -разрядного счетчика 8 поступает на 5 -вход ,5 ЯЗ-триггера 9. Переключение R5 -триг гера 9 вызывает включение каналов X цифрового мультиплексора 15 за счет подачи сигнала 1 с прямого Q -выхо да R5 -триггера 9 на управляющий вход (Y) каналов X цифрового мульти плексора 15 и срабатывание одновиб- ратора 16, который вырабатывает импульс, поступающий через третий дополнительный элемент ИЖ 23 на установку fc -разрядного счетчика 8 в. нулевое состояние. За счет включения каналов X цифрового мультиплексора 15 осуществляется замыкание выхода датчика 1 со своим входом через

20

25

ра 15, подключение С -входа k -разрядного 8 к входу Тактовые импульсы устройства через первый канал цифрового мультиплексора 15 и соединение R -входа k -разрядного

сумматора 11 по модулю два образуется сигнал О, при этом на выходе Совпадение формирователя 14 появляются сигналь 1, которые через ,первьш канал цифрового мультиплексора 15 поступают на С-вход k -разрядного счетчика 8. Формирование сигналов Совпадение в формирователе 14

40

происходит аналогично формированкю сигнала Ошибка, при этом работают первый D -триггер 26 и первый элемент задержки 29 (например, интегратор) . Особенностью формирования сигналов Совпадение является использо- 45 вание инвертирующего)-входа у первого D-триггера 26. Использование инвертирующих С -входов первого и второго D-триггеров 26 и 27 при формировании упомянутых сигналов позволяет исключить сбои путем разноса рабочих процессов формирования.. Поступающие на k -разрядный счетчик В iw- пульсы Совпадение накапливаются в

Прием рекуррентной последовательности после приема яачетного отрезка проис ходит путем сравнения принимаемой и независимо генерируемой датчиком 1 рекуррентных последовательностей. Если при этом сумматором 11 по модулю два ие обнаруживается расхождения в разрядах после;-,: вательностей то формирователем 14 не формируются сигналы Ошибка и Сброс, а сигналы Совпадение не проходят через

50 цифровой мультиплексор 15. На ц-разрядный счетчик 10 и дополнительный П-р азрядный счетчик 25 при этом сигналы не поступают, так как третий

и четвертый элементы И 6 и 7 не отк- нем. Если синхронизация поддерживает- S5 хилваются, и они сохраняют состояние ся промежуток времени, равный време- О, П-разрядный цифровой компсяра- ни прохождения зачетного отрезка, тор 20 при этом вырабатывает сигнал принимаемой рекуррентной последова- на выходе Больше или равно, t -раз-

to

225035Л

225035

тельности, то на выходе k -разряда счетчика 8 появляется сигнал 1.Длительность зачетного отрезка выбирается из соображений обеспечения надеж. с ного и помехоустойчивого приема переданной рекуррентной последовательности определенной длины при заданном качестве канала связи. Устанавливается длительность зачетного отрезка выбором разряда k -разрядного счетчика 8, с которого снимается сигнал о приеме зачетного отрезка. Сигнал 1 с выхода разряда -разрядного счетчика 8 поступает на 5 -вход ,5 ЯЗ-триггера 9. Переключение R5 -триггера 9 вызывает включение каналов X цифрового мультиплексора 15 за счет подачи сигнала 1 с прямого Q -выхода R5 -триггера 9 на управляющий вход (Y) каналов X цифрового мультиплексора 15 и срабатывание одновиб- ратора 16, который вырабатывает импульс, поступающий через третий дополнительный элемент ИЖ 23 на установку fc -разрядного счетчика 8 в. нулевое состояние. За счет включения каналов X цифрового мультиплексора 15 осуществляется замыкание выхода датчика 1 со своим входом через

20

25

PГ ....

ра 15, подключение С -входа k -разрядного 8 к входу Тактовые импульсы устройства через первый канал цифрового мультиплексора 15 и соединение R -входа k -разрядного

счетчика 8 через третий дополнительный элемент ИЛИ 23 и третий канал цифрового мультиплексора 15 к выходу Сброс формирователя 14.

Прием рекуррентной последовательности после приема яачетного отрезка проис ходит путем сравнения принимаемой и независимо генерируемой датчиком 1 рекуррентных последовательностей. Если при этом сумматором 11 по модулю два ие обнаруживается расхождения в разрядах после;-,: вательностей, то формирователем 14 не формируются сигналы Ошибка и Сброс, а сигналы Совпадение не проходят через

цифровой мультиплексор 15. На ц-разрядный счетчик 10 и дополнительный П-р азрядный счетчик 25 при этом сигналы не поступают, так как третий

рядный счетчик 8 и С-разрядный счетчик 19 подсчитывают поступающие на них тактовые импульсы. Спустя некоторое время наступает время оконча- ния рекуррентной последовательности. Окончание рекуррентной последовательности регистрируется сигналом на выходе дешифратора 2. Если до окончания рекзфрентной последовательности проходит время, равное времени про- лощения зачетного отрезка, то на прямом 5 -выходе Е-разрядного счетчика 19 появляется сигнал, и б -разрядный счетчик 19 блокируется по

дополнительного р-разрядного счётчика 25 поступает сигнал с выхода Меньше или Больше или равно k- разрядного цифрового компаратора 18, 5 k-разрядный цифровой компаратор 18 в момент появления сигнала Ошибка

производит сравнение чисел, соответствующих установленному в блоке 17 (состояние, например, из k переклю- 10 чателей) допустимому числу импульсов на одну ошибку и.имеющемуся числу импульсов на ошибку, подсчитанному k-разрядным счетчиком 8. Сигнал Сброс формируется после сигнала

V-входу этим сигналом. Таким образом, ts Ошибка и поэтому сброс k -разрядного при отсутствии ошибок в приеме рекур- счетчика 8 производится после окоррентной последовательности после приема зачетного отрезка на временном участке не менее длительности зачетного отрезка, формируются три одновременно существующих на момент окончания рекуррентной последовательности сигнала: сигнал от дешифратора 2 (окончание рекуррентной последовательности) , сигнал с выхода Больше или равно п-разрядного цифрового компаратора 20 (свидетельство приема рекуррентной последовательности пос25 тогда в блоке 17 с помощью переключателей следует наб1фать соответственно числа 100, 50, 33, 25, 20, 17, 14, 13 и 12 для канала с ошибками от 1-10 до 910 следует установить

ле зачетного отрезка в канале связи допустимого качества) и сигнал с пря- зо числа 1000, 500, 333, 250, 200, 167, мого Q -выхода в -разрядного счетчи- 143, 125 и 111. Если сигнал Ошибка ка 19 (свидетельствующего что прием рекуррентной последовательнорти после зачетного отрезка длится на интервале не менее зачетного отрезка). ленному в блоке 17, то это свидетель- Одновременное существование указан- ствует о работе в канале связи с при- ных сигналов является дополнительной информацией, указывакщей ка прием сигнала фазового пуска, и фиксируется оно сигналом на выходе дополни-- тельного элемента И 24. Сигнал с выхода дополнительного элемента И 24 поступает на выход устройства и через элемент ИЛИ 3 устанавливает уст40

формируется при числе принятых разрядов рекуррентной последовательности больше или равном числу, установемлемым качеством, и k-разрядный цифровой компаратор 18 вырабатывает сигнал 1 на выходе Больше или равно

Сигнал с выхода Больше или равно через четвертый элемент И 7 поступает на С -вход дополнительного 1с - разрядного счетчика 25. Если сигнал Ошибка формируется при числе при- 45 нятых разрядов последовательности, меньшем числа, установленного в блоке 17, то это свидетельствует о работе в канале связи с качеством ниже допустимого, и k -разрядный циф- ровой компаратор 18 вырабатывает сигройство в исходное состояние,

Если после приема зачетного отрезка принимаемой рекуррентной последовательности (после переключения R5 - триггера 9) в отдельных разрядах принимаемой и генерируемой датчиком 1 рекуррентной последовательности наблюдаются несовпадения, to на выходах Ошибка и Сброс формирователя 14 формируются сигналы 1. Сигнал 1 с выхода Ошибка открьшает третий и четвертый элементы И 6 и 7, через одни из которых на С -входы соответственно п -разрядного счетчика 10 и

дополнительного р-разрядного счётчика 25 поступает сигнал с выхода Меньше или Больше или равно k- разрядного цифрового компаратора 18, 5 k-разрядный цифровой компаратор 18 в момент появления сигнала Ошибка

чания сравнения в k-разрядном цифровом компараторе 18.

Установление допустимого числа

импульсов на ошибку производится в блоке 17 по следующему принципу.; Пусть, например, требуется обеспечить установку для каналов связи с качеством От 1-10 до 9-10 по ошибкам,

тогда в блоке 17 с помощью переключателей следует наб1фать соответственно числа 100, 50, 33, 25, 20, 17, 14, 13 и 12 для канала с ошибками от 1-10 до 910 следует установить

числа 1000, 500, 333, 250, 200, 167, 143, 125 и 111. Если сигнал Ошибка енному в блоке 17, то это свидетель- ствует о работе в канале связи с при-

числа 1000, 500, 333, 250, 200, 167, 143, 125 и 111. Если сигнал Ошибка ленному в блоке 17, то это свидетель- ствует о работе в канале связи с при-

формируется при числе принятых разрядов рекуррентной последовательности больше или равном числу, установчисла 1000, 500, 333, 250, 200, 167, 143, 125 и 111. Если сигнал Ошибка ленному в блоке 17, то это свидетель- ствует о работе в канале связи с при-

емлемым качеством, и k-разрядный цифровой компаратор 18 вырабатывает сигнал 1 на выходе Больше или равно

Сигнал с выхода Больше или равно через четвертый элемент И 7 поступает на С -вход дополнительного 1с - разрядного счетчика 25. Если сигнал Ошибка формируется при числе при- нятых разрядов последовательности, меньшем числа, установленного в блоке 17, то это свидетельствует о работе в канале связи с качеством ниже допустимого, и k -разрядный циф- ровой компаратор 18 вырабатывает сигнал. 1 на выходе Меньше, Сигнал с выхода Меньше через третий элемент И 6 поступает на С -вход tt -разрядного счетчика 10.

До окончания .периода рекуррентной последовательности сигналы Ошибка могут иметь место произвольное число раз и при различных условиях. В ре7

зультате n -разрядный и дополнительный и -разрядный счетчики 10 и 25 к моменту окончания рекуррентной последовательности принимают какое-то произвольное состояние. Это состояние и-разрядного и дополнительного п-разрядното счетчиков 10 и 25 отражает состояние канала связи на интервале от окончания приема зачетного отрезка (переключение Р-триггера 9) до окончания рекуррентной последовательности (выработка сигнала дешифратором 2), п-разрядньй цифровой компаратор 20 производит сравнение чисел, на выходах разр5щов h-разрядного и дополнительного п -разрядного счетчиков 10 и 25. В момент окончания рекуррентной последовательности с помощью первого элемента И 4 и дополнительного элемента И 24 производится определение результата сравнения. Если прием осуществляется при приемлемом качестве канала связи и не ме-. нее, чем на отрезке, равном зачетному, то формируется сигтнал на выходе дополнительного элемента И 24.Сигнал с выхо{5а дополнительного элеьен- та И 24 поступает на выход устройства и через элемент ИЛИ 3, первый дот полнительный элемент ИЛИ 21 на R-вход R5-триггера 9. Если прием осуществлялся при качестве канала связи ниже приемлемого, то формируется сигнал на выходе первого элемента И 4. Сигнал с выхода первого элемента И 4 поступает наR-вход R5-триггера 9 через элемент ИЛИ 3 и первый дополнительный элемент ИЛИ 21.

Переключение R5-триггера 9 приводит к установке узлов устройства в начальное состояние. Если зачетный отрезок принимаемой рекуррентной последовательности принимается в конце последовательности, то дешифратор 2 дешифрирует сигнал окончания рекзфрентной последовательности ранее чем произойдет заполнение -разрядного счетчика 19 до б -го разряда. Совпадение сигнала с выхода дешифратора 2 и прямого Q -выхода последнего Р-го разряда Е-разрядного счетчика 19, фиксируемое вторым элемеитем И 5, приводит снова к установке RS- триггера 9 в нулевое состояние по цепи элемент ИЛИ 3, первый дополнительный элемент ИЛИ 21 и R -вход 85-триггера 9.

225035

8 Формула изобретения

1. Устройство фазового пуска рекуррентной последовательности, содер- 5 жащее датчик рекуррентных последовательностей, дешифратор, элемент ИЛИ, четыре элемента И, k-разрядный счетчик, R5-триггер, п-разрядный счетчик и сумматор по модулю два, первый 10 вход которого является входом устройства, а к второму входу подключен основной выход датчика рекуррентной последовательности, т выходов которого подключены к т входам дешифрато- 15 ра, выход которого подклочен к первым входам первого и вторго элементов И, выходы которых подключены к первому и второму входам элемента ИЛИ, при этом выход соответствующего разряда 20 k-разрядного счетчика подключен к 5-входу RS -триггера, причем вход Тактовые импульсы устройства объединен с тактовьм входе датчика рекуррентных последовательностей, m вы ходами которого являются выходы fn разрядов регистра сдвига, информационный D вход которого является основным входом датчика рекуррентных последовательностей, тактовым входом

0 которого является тактовый С -вход регистра сдвига, выходы соответствующих разрядов которого подключены к входам сумматора по модулю два, выход которого является основным выхо5 дом датчика рекуррентных последовательностей, отл-ичающееся тем, что, с целью повышения точности фазового пуска, введены формирователь импульсов Совпадение, Ошибка и Сброс, цифровой мультиплексор, одновибратор, блок установки до-, пустимого числа импульсов, k -разрядный цифровой компаратор, -разрядный счетчик, ft -разрядный вой компаратор, а также три, дополнительных элемента ШШ, дополнительный элемент И и дополнительный q-разрядный счетчик, выходы п разрядов которого подключены к соответствующим и входам разрядов первого сравниваемого числа п -разрядного цифрового компаратора,. к П входам разрядов второго сравниваемого числа которо-i го подколочены п выходов разрядов п разрядного счетчика,:к. (-входу уста - новки в О которого, а также к R - входам установки в О дополнительного и-разрядного счетчика и h -раз

рядного счетчика и управляющему входу каналов ц цифрового мультиплексора подключен инверсный Q - выход R5-триггера, к R -входу которого подключен выход первого дополнительного j го числа импульсов, а выходы Меньше

элемента ИЛИ, к первому входу которого и первому входу второго дополнительного элемента ИЛИ подключен выход элемента ИЛИ, а вторые входы первого и второго дополнительных элементов ИЛИ объединены и являются входом Начальная установка устройства, при этом к третьему входу второго, дополнительного элемента ИЛИ,

и Больше или Равно k -разрядного цифрового компаратора подключены к вторым входам соответственно третьего и четвертого элементов И, выходы 1C которых подключены к тактовым входам соответственно h -разрядного счетчика и дополнительного п -разрядного счетчика, при этом вход Тактовые импульсы устройства объединен с так- к первым входам третьего и четверто- is товым входом -разрядного счетчика, го элементов И подключен выход фор- прямой Q -выход последнего разряда мирователя импульсов Совпадение, Ошибка и Сброс, тактовый вход которого объединен с входом Тактовые импульсы устройства, а к основному входу формирователя импульсов Совпадение, Ошибка и Сброс подключен выход сумматора по модулю два,, первый и второй входы которого

которого подключен к входу разрешения счета -разрядного счетчика и первому входу дополнительного элемента И, 20 к второму и третьему входам которого подключены соответственно выход дешифратора и выход Больше или равно П-разряднрго цифрового компаратора, выход Меньше которого подключен к

объединены соответственно с входами U и X второго канала цифрового мультиплексора, вход )f первого канала которого объединен с входом Тактовые импульсы устройства, а к входу Ij первого канала цифрового мультиплексора подключен выход Совпадение формирователя импульсов Совпадение, Ошибка и Сброс, а к входам Х и (j третьего канала и

25 второму входу первого элемента И, при этом инверсный Q -выход б -разрядного счетчика подключен к второму входу второго элемента И, а выход дополнительного элемента И подключен к

30.третьему входу элемента ИЛИ и является выходом устройства.

2. Устройство по п. 1, о т л и- чающееся тем, что формирова- управляющему входу каналов X цифро- тель импульсов Совпадение, Ошиб- вого мультиплексора подключены соот- ка и Сброс содержит три D -триг- ветственно выход Сброс формирова- гера, прямые Q -выходы которых через теля Совпадение, Ошибка и Сброс соответствующие элементы задержки выход второго дополнительного элемен- подключены к установочным R-входам та ИЛИ и прямой 5 -выход R5 -тригге- 40 ра, при этом выходы первого, второго и третьего каналов цифрового мультиплексора подключены соответственно к тактовому входу k -разрядного счетчика, основному входу датчика рекуррент-дз падение, Ошибка и Сброс, такто- ных последовательностей и первому вым входом которого являются С-вхо- входу третьего дополнительного элемента ИЛИ, к второму входу которого через одновибратор подключен прямой Q-выход RS-триггера, а выход третье- 50 го дополнительного элемента ИЛИ подключен к R -входу установки в О k-раз ряд но го счетчика, выходы 1с разсоответствующих Р -триггеров, при этом Г-вход с инверсией первого - триггера объединен с Р-входом второго J3 -триггера и является основным входом формирователя импульсов Совды с инверсией первого и второго Г-триггер 1В, причем прямой Q -выход второго D -триггера подключен к С - входу с инверсией третьего D -триггера, -вход которого является входом Питание, прямые Т} -выходы первого, второго и третьего D -триггеров являются соответственно выходами Совпадение, Ошибка и Сброс формирователя импульсов.

рядов которого подключены к соответствующим k входам разрядов первого сравниваемого числа k -разрядного

В11ШШИ Заказ 1965/60

ды с инверсией первого и вто Г-триггер 1В, причем прямой Q второго D -триггера подключе входу с инверсией третьего ра, -вход которого являетс дом Питание, прямые Т} -вых вого, второго и третьего D ров являются соответственно ми Совпадение, Ошибка и формирователя импульсов.

.Тираж 624 Подписное

Производств.-полиграф, пред-е, г. Ужгород, ул. Проектная, 4

цифрового компаратора, к k входам .разрядов второго сравниваемого числа которого подключены соответствующие k входов блока установки допустимои Больше или Равно k -разрядного цифрового компаратора подключены к вторым входам соответственно третьего и четвертого элементов И, выходы 1C которых подключены к тактовым входам соответственно h -разрядного счетчика и дополнительного п -разрядного счетчика, при этом вход Тактовые импульсы устройства объединен с так- is товым входом -разрядного счетчика, прямой Q -выход последнего разряда

которого подключен к входу разрешения счета -разрядного счетчика и первому входу дополнительного элемента И, 20 к второму и третьему входам которого подключены соответственно выход дешифратора и выход Больше или равно П-разряднрго цифрового компаратора, выход Меньше которого подключен к

25 второму входу первого элемента И, при этом инверсный Q -выход б -разрядного счетчика подключен к второму входу второго элемента И, а выход дополнительного элемента И подключен к

30.третьему входу элемента ИЛИ и является выходом устройства.

2. Устройство по п. 1, о т л и- чающееся тем, что формирова- тель импульсов Совпадение, Ошиб- ка и Сброс содержит три D -триг- гера, прямые Q -выходы которых через соответствующие элементы задержки подключены к установочным R-входам падение, Ошибка и Сброс, такто- вым входом которого являются С-вхо-

соответствующих Р -триггеров, при этом Г-вход с инверсией первого - триггера объединен с Р-входом второго J3 -триггера и является основным входом формирователя импульсов Сов2. Устройство по п. 1, о т л и- чающееся тем, что формирова- тель импульсов Совпадение, Ошиб- ка и Сброс содержит три D -триг- гера, прямые Q -выходы которых через соответствующие элементы задержки подключены к установочным R-входам падение, Ошибка и Сброс, такто- вым входом которого являются С-вхо-

ды с инверсией первого и второго Г-триггер 1В, причем прямой Q -выход второго D -триггера подключен к С - входу с инверсией третьего D -триггера, -вход которого является входом Питание, прямые Т} -выходы первого, второго и третьего D -триггеров являются соответственно выходами Совпадение, Ошибка и Сброс формирователя импульсов.

.Тираж 624 Подписное

Изобретение относится к технике связи и может быть использовано для помехоустойчивого выделения синхросигналов и фазового пуска аппаратуры двоичной систекл информации. Изобретение повышает точность фазового пуска. Устройство содержит датчик рекуррентных последовательностей 1, дешиф- ратор 2, элемент ИЛИ 3, четьфе элемента И 4-7, k -разрядйый счетчик (PC) 8, R5 -триггер 9, h-PC 10, сумМп.. ел