Устройство для умножения в избыточной системе счисления Советский патент 1986 года по МПК G06F7/49 

Изобретение относится к вычислительной технике и предназначено для использования в цифровых вычислительных машинах различного назначения.

Цель изобретения - повышение быстродействия множительного устройства .

На фиг.1 приведена схема устройства для умножения в избыточной системе счисления; на фиг.2 - одноразрядный узел умножения с номером) .

Устройство для умножения в избыточной системе счисления содержит одноразрядные узлы Ц, 1,, Ij,..., 1ь+1 умножения (ОУУ), т-разрядные регистры - 2 ,, 2 ,-..., 2 входы 3,, 4i, 5, 3

bS

4

управляющие 5„. 3.

а - i ъ

ъ 5з3,, Д, ,5, .первого,

второго, третьего,,..,(п+1) одноразрядного узла 1 умножения, груп:пу выходов 6, 6, 6,...,6j первого, второго, третьего,...,(п+1) одноразрядного узла умножения, группу .

г

7, ,. . . , 7

ь-ы.

переноса первого, второго, третьего,..,(п-И ; одноразрядного узла з множения, вход X первого сомножителя устройства, вход У второго сомножителя устройства, третью группу входов 8.,, 8,, 83, 8j.i, первого, второго, третьего,.., (п+1) одноразрядного узла умножения, группу выходов 9, 9,, 9,,,.. . ,. изведения первого, второго, третьего ..., (п+1) одноразрядного узла умножения, синхронизирующие входы }0,,

10„, 10,

10 т-разряднь1Х региСт 2 J

ров, регистр 11 результата, синхронизирующий вход 11 - регистра результата.

Одноразрядный узел умножения , (фиг.2) содержит табличный умножитель 12, табличный сумматор 13, первую группу элементов 14-16 задержки вторую группу элементов 17-19 задержки, сумматор 20 в избыточной си- стеме счисления, коммутатор 21, т-разрядные регистры 22 и 23.

В предлагаемом устройстйе использована избыточная система счисления с основанием 4. В связи с чем для представления одной цифры необходимо три двоичных разряда (), Цифры разрядов кодируются следующим образом: 0.11; .10; 0.01;

.П ; .10% где Д - указатель двоичной константы

Числа X и У (множимое и множитель) разряд за разрядом, начиная со старших, постзшают на входы X и У соответственно. .По сигналам, поступающим на входы 3, писываются

4,, первые разряды заОУУ 1

где

формируется произведение Х У . Во втором такте поступают вторые разряды чисел X и У. По сигналу 3 разряд Х записывается в ОУУ , одновременно по сигналу 10 первый разряд X из ОУУ переписывается т-ра- зрядный регистр 2 . (в дальнейпгем го- регистр), по сигналу 4 второй разряд

5 числа У записывается в ОУУ К. В ОУУ

о.

5

0

0 5

5

0

1, производится умножение второго и первого разрядов ., . Сформированный нулевой разряд npOH3Bej feHHH по сигналу 5, поступает с третьего разрядного выхода на выходную шину и по сигналу 11 записывается в регистр 1 1 резуль гата.

В третьем такте по сигналу 3., происходит запись третьего разряда X, в ОУУ 1 , по сигналу Ю.,, второй разряд Xj записьтается в т-регистре 2 , по сигналам 3 разряд Х., записьшается

из т-регистра налу 4j разряд У ОУУ 1 . В ОУУ 1

2, в ОУУ1

1

а по - сигзаписывается в

т 3 ,

.J . В ОУУ 1, происходит умножение X на У и формирование пеувох о разряда произведения, которьй появляется по. .отсутствии сигнала 5., на втором разрядном выходе, В ОУУ I 5 происходит умножение X, на У (Х. х У ) .

1 по

, разряда Xj переписывает- 1, в ш-регистр 2. , по сиг- ,j разряд Х, из т-регистра 2, в по сигналу- iOg разряд Х за- т-регистр 2. формируется в ОУУ

5аХЛ

В четвертом такте по сигналу 3 разряд Х записывается в ОУУ 1, сигналу }О ся из ОУУ налу 3, ОУУ

писывается из ОУУ в Соответственно з ОУУ I, произведение У, , а при этом в ОУУ 1 первый разряд, по- лученньй в ОУУ 1 , складьшается с переносом в .nepBbn i разряд, сформированный в ОУУ 1. Окончательно сформированный в ОУУ 2 разряд в четвертом такте по сигналу 5 „ пода ется на третий разрядный выход и гго сигналу 11 „ через выходную шину за- писываетс.я

В пятом

ОЗ Т Ц , на выходе которого сформирован второй разряд и так далее до пос- .иеднего одноразрядного узла умножения

в регистр 1.

такте в работу включается,

Каждый новый разряд формируется через два такта.

В табличном умножителе 12 записана таблица умножения- в избыточном четверичном коде. На первом и втором выходах табличного умножителя I2 формируется перенос П в старший разряд, которьй подается на первый и второй информационные входы табличного сумматора 13. На третьем, четвертом и пятом выходах умножителя 12 формируется сумма S , которая через элементы 14-16 задержки поступает на третий, четвертый, пятый информационные входы табличного сумматора 13, как сумма S. На шестой, седьмой и восьмой адресные входы табличного сумматора 3 из предыд тцей ОУУ поступает разряд произведения Sg, В табличном сумматоре 13 записана таблица сложения двух четверичных цифр (S,.,, S ) и переноса (П,), На первом, втором и третьем .выходах табличного сумматора 13 формируется перенос П, который поступает на входы сумматора 20. На четвертом, пятом и шестом выходах табличного сумматора 13 формируется сумма Sj, которая через зле- мзиты задержки, как сумма 5ц, поступает на входы сумматора 20, Последний Представляет собой однораз- рядньш сумматор для сложения чисел в избыточном коде.

Полученная сумма входных разрядов представляет собой двухразрядное чис ло. Первый разряд есть перенос в старший разряд, он добавляется к числу, хранимому в сумматоре 20, и полученная сумма выдается на выход. Второй разряд есть предварительньш текущий разряд, который корректируется в следующем такте. Разряд, сформированный на выходе сумматора 20, поступает на вход коммутатора 2. В зависимости от того есть или нет сигнала 5, входная информация коммутатора поступает на выход 6.(нет сигнала) или выход 7 (есть сигнал), Входные ш-регистры 22 и 23 служат для хранения текущих разрядов чисел на время з множения.

ла изобретения

Устройство для умножения в избыточной системе счисления, содержащее регистр результата, с-умматор в избыточной системе счисления и коммута0

5

0

гор, отличающееся тем, что, с цель ю повьшения быстродействия, в него введены п - регистров (п - разрядность сомножителей), (п+1) одноразрядных узлов умножения, при- чем вход первого сомножителя устройства соединен с первой группой входов первого одноразрядного узла у ножения, группа выходов j-ro (j,2,...,п) разряда первого сомножителя (i ,2,...п) одноразрядного узла умножения соединена с информационными входами i-ro регистра, выходы которого соединены с первой группой входов (i+l)-ro одноразрядного узла умножения, вторая группа входов К-го (К 1,2,..,,п+1) одноразрядного узла умножения соединена с вторым входом второго сомножителя устройства, третья группа входов первого одноразрядного узла умножения соединена с шиной логического нуля устройства, группа выходов переноса i-ro одноразрядного узла умножения соединена с третьей группой входов (i+l)-ro однораз-рядного узла умножения. К,

1

К

К,

управляющие входы К-го одноч 3 разрядного узла умножения соединены

с синхронизирующими входами устрой30 ства, синхронизирующий вход i-ro регистра соединен с i-м синхронизирующим входом устройства, группа вы- хидов i-ro разряда произведения К-го одноразрядного узла умножения соеди- 35 йена с информационными входами регистра результата, при этом одноразрядный узел умножения содержит табличные умножитель и сумматор, шесть элементов задержки, сумматор,

40 коммутатор и два регистра, входы ко- (торых являются соответственно первой и второй группами входов одноразрядного узла умножения, выходы первого и второго регистров соединены с пер45 вой и второй группой информационных входов табличного умножителя соответственно, группа выходов переноса в старший разряд табличного умножителя соединена с первой группой .инфор50 мационных входов табличного сумматора, группа выходов частичного- произведения табличного умножителя соединена с входами первого, второго и третьего элементов задержки, выходы

55 которых соединены с второй группой информационных входов табличного сумматора, группа выходов переноса которого соединена с первой группой информационных входов сумматора, группа выходов суммы соединена с четвертым, пятьм и шестым элементами за- , держки, выходы которых соединены с второй группой информационных входов

Заказ 2450/48 Тираж 671 Кодписное ВНИЖШ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие,г.Ужгород,ул.Проектная 4

сумматора, выходы которого соединены с входами коммутатора, управляющие входы первого и второго регистров и коммутатора являются управляющими входами одноразрядного узла.

Изобретение относится к вычислительной технике и предназначено для использования в цифровых вычислительных машинах различного назначения. Цель изобретения - повышение быстродействия множительного устройства. В устройство, содержащее регистр, сумматор и кЪммутатор, введены (п+1) одноразрядных узлов умножения,.где п - разрядность сомножителей, и m - разрядных регистров, где m - количество двоичных разрядов, необходимых для представления одного разряда сомножителя, в г-ичной системе счисления. В предлагаемом устройстве , т.е. используется четверичная избыточная система счисления. Одноразрядный узел умножения содержит табличные умножитель и сумматор в избыточной четверичной системе счисления. Каждьй новый разряд формируется за два такта. 2 ил. i (Л to 1C со ел ел