Устройство для циклового программного управления Советский патент 1986 года по МПК G05B19/18 

11

Изобретение относится к вычислительной технике, в частности к программному управлению технологическим оборудованием, и может быть использовано для оснащения металлорежущих станков с цикловым программным управлением (ЦПУ) и других промышленных механизмов-автоматов,

Цель изобретения - упрощение устройства за счет исключения необходимости в использовании дополнительных логических блоков для решения логических задач управления и уменьшения объема блока постоянной памяти..

На чертеже представлена блок-схема устройства.

Устройство содержит блок 1 управления, формирователь 2 адресных переходов, распределитель 3 импульсов блок 4 постоянной памяти (ПЗУ),, бло 5 оперативной памяти (ОЗУ) блек 6 выдержек времени, блок 7 записи, вход 8 устройства.

Блок 1 управления содержит мультиплексор 9 и элемент ИЛИ 10.

. Формирователь 2 адресных переходов содержит элемент 11 сравнения, первый элемент 12 задержки, первый канал (последовательного перехода), состоящий из элемента И 13, D-триг- гера 14, генератора 15 прямоугольных импульсов, счетчика 16 импульсо дешифратора 17, второй элемент 18 задержки и второй канал (адресного перехода), состоящий из элемента , И 19, D-триггера 20, генератора 21 прямоугольных импульсов, счетчик 2 импульсов, дешифратор 23.

Блок записи содержит буферньм регистр 24, группу ключей 25,

В блок 4 (ПЗУ), представляющей собой программируемую матрицу, запи сьшается программа управления механизмом, представляющая собой после- довательность управляюш гх слов (кадров) определенной разрядности (количества команд). Ввод этой программы а он может быть последовательньш (кадр за кадром) или адресньш, осуществляется с помощью распределител 3 импульсов, который представляет собой суммирующий счетчик с дешифрацией состояния в последовательно г коде, работающий как в синхронном

режиме, так и асинхронном. Синхронный 55 сора 9. С выхода мультиплексора 9

режим соответствует последовательному вводу кадров программы,, а асинхронный - адресному. Управление рас

5

0

пределителем 3 импульсов осуществляе - ся формирователем адресных переходов 2 в функции датчиков положения, органов управления и времени, выбор и передача сигнала от которых осуществляется с помощью блока управления 1, который представляет собой мультиплексор п-го числа входов на один выход. Выдержки времени формируются блоком временных выдержек 6.

Блок выдержек времени 6 представляет собой счетно-импульсное реле времени, содержащее генератор калибровочной частоты с делителем, счетчик импульсов и схему сравнения состояния счетчика с заданием. Величи- на вьщержки времени блока 6 определяется заданием необходимого числа импульсов.

Блок 5 оперативной памяти (ОЗУ) представляет собой элемент оперативной памяти на п-ое число ячеек памя

равляющими командами, поступающими с выхода ПЗУ 4 в момент поступления синхроимпульса. Номер требуемого входа устройства, величина выдержки времени и ее признак, адрес перехода, признаки условного перехода и окончания отработки кадров программы программируются в ПЗУ 4, Кроме этого, в ПЗУ 4 программируются как непосредственные выходы устройства, так и с ОЗУ 5. Блок записи 7, представляющими собой буферный рег истр адреса перехода с ключами на выходе, используется для управления посредством форми- ровател я адресных переходов 2 распределителем 3 импульсов в режиме адресных переходов.

Устройство работает следующим образом.

Сигналы инициируемые датчиками положения и органами управления механизма, а также с выхода блока ОЗУ 5 поступают соответственно на первый и второй входы блока управления 1, являющиеся информационными входами мультиплексора 9. Требуемая входная информация в каждом кадре программы выбирается адресом входа, поступаю- с первого выхода ПЗУ 4 на первый командный вход блока управления 1, являющийся адресным входом мультиплек

вкодная информация поступает на первый вход элемента ИЛИ. На второй вход элемента ИЛИ 10, являющийся

вторым командным входом блока управления 1 .при отработке кадров программы в функции времени поступает сигнал с выхода блока вьщержек 6. Величина выдержки времени и ее признак программируются в ПЗУ 4 (соответственно второй и пятый выходы), С выхода элемента ИЛИ 10, он же выход блока управления 1, информация о состоянии выбранного входа устройст- ва или об отработке вьщержки времени поступает напервьй вход формирователя адресных переходов, являющийся первым входом элемента сравнения 11, На второй вход элемента сравнения 11 формирователя 2 с четвертого выхода ПЗУ 4 поступает команда признака состояния выбранного входа устройства, соответствующего отработке кадра программы по Да и Нет. На третий вход формирователя 2 являющийся входом элемента задержки 18, поступает с третьего выхода ПЗУ 4 команда признака условного адресного перехода,

В каждом кадре программы после его ввода контролируется с помощью элемента сравнения 17 состояние выхода блока управления 1 на соответствие признаку отработки кадра по Да и Нет для введенного кадра. Если соответствие имеется, то сигнал Кадр отработан поступает через элемент задержки 12 на вход канала последовательных переходов (элементы 13-17), он же первьй вход элемента И 13. Второй вход элемента И 13 соединен с выходом D-триггера 20 канала адресных переходов (элементы 19- 23), а выход - подключен к S-входу D-триггера 14. Если триггер 20 находится в исходном состоянии, то появление сигнала Кадр отработан на выходе элемента задержки 12 приводит к переключению триггера 14, а значит изменению состояния его выхода, что, в свою очередь, приводит к следующему: по второму входу элемента И 19 вводится блокировка на канал адресны переходов, и запускается генератор прямоугольных импульсов 15. С генератора 15 импульсов поступают на счетный вход счетчика 16, состояние выходов которого дешифруется в последовательный код дешифратором 17. Первым входом дешифратора, соответствующим состоянию счетчика 16 1. формируется импульс (первый выход

формирователя адресных переходов), поступающий на первый вход распределителя 3, что приводит к вводу последующего кадра программы (пропуск) Вторым выходом дешифратора, соответ ствую цкм состоянию счетчика 2, содиненным с третьим выходом дешифратора 23 канала адресных переходов и являющимся четвертым выходом блока реализации условных адресных переходов, фирмируется синхроимпульс, поступающий на второй вход ОЗУ 5. Третьим выходом дешифратора, соответствующим состоянию счетчика 8, формируется импульс на обнуление по п-входу триггера 14 и счетчика 16. Изменение состояния триггера 14 - возврат в исходное состояние, приводит к прекращению генерации импульсов генератором 15 и снятию блокировки с канала адресных переходов. Если сигнал Кадр отработки с выхода элемента сравнения 11 продолжает присутствовать и во вновь введенном кадре, то описанный процесс работы первого канала (последовательных переходов) повторяется до тех пор, пока сигнал с выхода -элемента сравнения 11 к завершению очередного цикла не исчезнет.

Последовательный переход обладает приоритетом по отношению к адресному переходу. Поэтому последовательньй переход при наличии сигнала Кадр отработан с выхода элемента сравнения 11 происходит.и при наличии в - кадре программы команды условного перехода.

Достигается это тем, что задержка элемента 18 на порядок больше задержки элемента 12, а после запуска од- ного из каналов другой блокируется по входу.

Если при вводе кадра программы соответствие сигнала с выхода блока управления 1 признаку отработки кадра по Да и Нет не выполняется, т.е. на выходе элемента сравнения 11. сигнал Кадр отработан отсутствует, то имеются следукипие варианты:

1. Отсутствует во введенном кадре команда условного перехода - ввод последующего кадра происходит только после его отработки, т.е. по появлению сигнала Кадр отработан с выхода элемента сравнения 11.

2, Есть команда условного адресного перехода. При этом происходит следующее.

Команда условного адресного пере- хода проходит через элемент задержки 18 на вход второго канала (адресных переходов) - первый вход элемента И 19. Работа каналов последовательны и адресньк переходов идентична. Пер- вым выходом дешифратора 23 (он же - третий выход формирователя адресных переходов 2), соответствуюпщм состоянию счетчика 22,1, формируется импульс, поступающий на второй управ- ляющий вход блока записи 7, По этому сигналу происходит запись в буферный регистор 24 адреса перехода, поступающего со второго выхода ПЗУ 4 на информационный вход блок.а записи 7. Вторым выходом дешифратора (он же второй выход блока условных переходов 2), соответствующим состоянию счетчику 2, формируется импульс, поступающий на первый управляющий вход блока записи 7. По этому сигналу происходит перезапись адреса перехода с выхода буферного регистра 24 в счетчик распределителя 3 по его информационному входу. Происходит переход по а дресу, задаваемому в этом кадре программы. Третьим выходом дешифратора (он же первый выход блока условных переходов 2), соответствующим состоянию счетчика 3, формируется синхроимпульс, поступающий на второй вход ОЗУ 5. Четвертым выходом дешифратора, соответствую- состоянию счетчика 8, формируется импульс обнуления по Р-входу триггера 20 и счетчика 22. Происходи возврат всех элементов канала в исхоное состояние.

После ввода каждого кадра программы все элементы устройства воз- враЕ1,аются в исходное состояние.

В любом кадре программы можно программировать выходы устройства, как непосредственно в ПЗУ 4, так и с ОЗУ 5, Выходы устройства через внешние усилители мощности используются для непосредственного управления исполнительными механизмами.

Формула изобретения

1. Устройство для циклового программного управления, содержащее блок

упраншения, распределитель импульсов, блок постоянной памятиу подключенный первым выходом к первому командному входу блока управления, а вторым выходом - к первому входу блока выдержек времени, свя занного выходом с вторым командным входом блока управления,

отличающееся

тем,

что, с целью упрощения устройства, оно содержит блок оперативной памяти, блок записи и формирователь адреных переходов, подключенный первым входом к выходу блока управления, вторым и третьим входами соответственно - к четвертому и третьему выходам блока постоянной памяти, первым выходом - fc синхронизирующему входу блока оперативной памяти, вторым и третьим выходами соответственно - к первому и второму управляющим входам блока записи, а четвертым выходом - к управляющему входу распределителя импульсов, связанного информационным входом с выходом блока записи, а выходом - с входом блока постоянной памяти, подключенного пятым выходом к второму входу блока вьщержек времени, а шестым выходом - к информационному входу блока оперативной памяти, соединенного выходом с первым информационным входом блока управления, второй информационный вход которого является входом устройства, причем информационный вход блока записи подключен к второму выходу блока постоянной памяти.

2.Устройство по п. 1, о т л и ч а ющ е е ся тем, что блок управления содержит элемент ИЛИ и мультиплексор, подключенньй информационными входами к первому и второму информационным входам блока управления адресным входом - к первому командному входу блока управления, а выходом - к первому входу элемента ИЛИ связанного вторым входом и выходом соответственно с вторым командным входом и выходом блока управления.

3.Устройство по п. 1, отличающееся тем, что формирователь адресных переходов содержит элемент сравнения, первый и второй элементы задержки, первый и второй каналы, каждый из которых содержит последовательно соединенные элементы И, D-триггер, генератор прямоугольных импульсов, счетчик импуль-

7 .

сов и дешифратор, причем первьп и второй входы блока сравнения являютс соответственно первым и вторым входами блока условных переходов, а вы- .ход через первый элемент задержки подключен к первому,входу элемента И первого канала, связанного вторым входом с выходом D-триггера и входом генератора прямоугольных импульсов канала адресных переходов, вход второго элемента задержки является третьим входом формирователя адресных переходов, а выход связан с пер- BbtM входом элемента И второго канала, подключенного вторым входом к выходу D-триггера первого канала, первые выходы дешифраторов первого и второго каналов являются соответст венно четвертым и третьим выходами формирователя адресных переходов, а второй и третий выходы дешифратора второго канала являются соответст838

венно вторым и первым выходами формирователя адресных переходов, причем, второй выход дешифратора первого канала соеди ен с третьим выхо- дом дешифратора второго канала, а трети и четвертый выходы деп1Кфрато- ров первого и второго каналов соот- ветственно - с входами обнуления D-триггера и счетчика импульсов со

ответствующего канала.

4. Устройство по п. 1, о т л и - чающееся тем, что блок записи содержит группу ключей и буфернь й регистр, информационный и управляющий входы которого являются соответственно информационным и вторым управляющим входами блока записи, а выход подключен к информационному

входу группы ключей, соединенной управляющим входом с первым управляющим входом блока записи.

Изобретение относится к области вычислительной техники, в частности к программному управлению технологическим оборудованием и может быть использовано для оснащения металлорежущих станков с цикловым програм- мным управлением и других промыпшен- ных механизмов-автоматов. Устройство содержит блок управления, блок постоянной памяти, формирователь адресных переходов, распределитель импульсов, блок оперативной памяти, блок вьдержёк времени,, блок записи. Введение формирователя адресных переходов, блока оперативной памяти и блока записи позволяет упростить устройство за счет исключения необходимости в использовании дополнительных логических блоков для решения логических задач управления, а так же уменьшить объем блока постоянной памяти. 3-з.п.ф-лы, 1 ил. . с $ (Л ю оо 4 сх 00

Редактор И.Сегляник

Составитель Н.Горбунова

Техред Л.Олейник Корректор И.Муска

2562/51

Тираж 836Подписное

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб., д, 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектна,Я;