Цифровой фильтр нижних частот Советский патент 1986 года по МПК H03H17/04 

нике и.можбт быть использовано в системах цифровой обработки информации.

Цель изобретения - повьппение быстродействия.

На чертеже приведена структурная электрическая схема цифрового фш1ьт- ра нижних частот.

Цифровой фильтр нижних частот содержит входной блок 1 памяти, блок 2 вычитания, мультиплексор 3, су матор 4 и выходной блок 5 памяти.

Цифровой фильтр нижних частот является рекурсивным фильтром первого порядка и работает следукжщм образом

В текущий момент времени п Т, где п - целое число, а Т - период дискретизации входного сигнала, код входного сигнала ос(пТ) записывается во входной блок 1 памяти и поступает на первые входы блока 2 вычитания, на вторые входы которого поступает код предыдущего выходного отсчета у.1()Т} с выхода выходного блока 5 памяти.. Полученная разность х(пТ)- -у(п-1)Т1 поступает в параллельном коде на первые входы мультиплексора 3 непосредственно, а на вторые входы со сдвигом на 1 разряд, что соответствует умножению на 2 . В зависимости от текущего значения кода коэффициента фильтра (О или 1), поступающего на управляющий вход мультиплексора 3, на его выход проходит параллелный код разности либо с первых его заходов,. либо со вторых его входов. Т.е. х(пТ)-у(п-1)т1 или х(пТ) - -у 1(п-1)ТЗ} 2, который подается на N вторых входов сумматора 4 со сдвигом на К разрядов, что соответствует умноже&шо на 2. Для правильной работы фильтра на первый вход вторых входов мультиплексора 3 и на первые К входов из K+N вторьк входов сумматора 4 подшотся логические нули. На первые входа сумматора 4 с выхода

выходного блока 5 памяти поступает код, предыдущего выходного отсчета у1(п-1)Т. В результате на выходе сумматора 4 образуется текущее значение кода выходного сигнала

у(пТ)х(пТ) 2 +(1-2 Уу 1(п-1)т1

или-к-1 -К-

у(пТ)х(пТ) 2 +(1-2 ) у1(п-1)Т, которое записывается в выходной блок 5 памяти и поступает на выход цифро- вого фильтра нижних частот. Код коэф- ВНИИПИ Заказ 3302/56

816Jlpдпиcнoe

Произв.-полигр. пр-тие, г. Ужгород, ул. Проектная, 4

периодическую последовательность единиц и нулей, число и порядок следования которых выбирается из условия ак- симального приближения среднего значения кода коэффициента множителя (п„ 2-Ч п. )/(п„. +

)

к требуемой величине М, где п - число нулей; п - число единиц; 2 . sM 2 . . В результате усреднения в фильтре произведения кода разности на переменный во времени множитель 2 или

К. . . ..

2 среднее во времени текущее значение выходного отсчета равно

у(пТ)х(пТ) М + (1-М) у(п-1)Т и оно не может быть получено в мьт- ре с постоянным коэффициентом вида 2 . Код коэффициента фильтра периодически повторяется с периодом (п„ + п,) Т.

Предлагаемый цифровой фильтр нижних частот обеспечивает, как и извест- ный, высокую точность реализации постоянной времени фильтра и имеет высо- кую помехоустойчивость, но более вы-- сокое быстродействие, поскольку для умножения не требуется производить операций сдвига числа.

Формула изобретения

Цифровой фильтр нижних частот, содержащий мультиплексор, последовательно соединенные входной блок памяти и блок вычитания, последовательно соединенные сумматор и выходной блок памяти, выходы которого подключены к вторым входам блока вычитания и первым входам сумматора, отличающийся тем, что, с целью повьшения быстродействия N выходов блока вычитания подключены к N первым входам мультиплексора соответственно, вход, соответствукщий

старшему разряду вторых входов мультиплексора, соединен с общей шиной,

5 а остальные (i+1)-e (где 1,2,3.. ..., N-1) вторые входы мультиплексора соединены с 1-ми (где 1 1,2,... N-1) выходами блока вычитания соответственно, К вторых входов суммато50 ра, соответствующих старшим разрядам подключены к аб1цей шине, остальные N вторых входов сумматора соединены с N выходами мультиплексора соответственно, а вход управления мульти55 плексора является входом задания коэффициента.

816Jlpдпиcнoe

Изобретение.относится к радиотехнике и м.б. использовано в системах цифровой обработки информации, Пов1Л11ается быстродействие. Устр-во содержит входной блок памяти (БП) 1, блок вычитания (БВ) 2, мультиплексор (М) 3, сумматор 4 и выходной БП 5. . -..-/ Код входного сигнала записывается во входной БП 1 и поступает в БВ 2, где вычитается с кодом предыдущего выходного отсчета с выходного БП 5. Полученная разность в параллельном коде поступает на М 3 где умножается на 2 , затем поступает на вто- , рые входы сумматора 4 со сдвигом на К разрядов, что соответствует умножению на 2 . На первые входы сумматора 4 поступает код предьщущего выходного отсчета с выходного БП 5. В результате на выходе сумматора 4 образуется текущее значение кода выходного сигнала, которое записывается в выходной БП 5 и поступает на выход устр-ва. Т.к. дпя умножения не требуется производить операций сдвига числа, в устройстве повышается быстродействие. 1 ил. I (Л выжоЗ ISD 00 00 со ;о