Устройство для определения параметров импульсных сигналов Советский патент 1986 года по МПК G06F11/28 

Изобретение относится к вычислительной технике и может быть использовано в системах контроля и испытаний конструкций на удельные нагрузки и вибрацию, а также для научных ис- следований.

Цель изобретения - повышение быстродействия устройства и уменьшение требуемого объема постоянной памяти.

.На фиг. 1 ире.ц,с т влена схема предлагаемого устройства; на фиг. 2 - граф-схема алгоритма определения амплитуды импульсного сигнала;, на фиг. 3 - граф-схема алгоритма определения длительности импульса на уровне О,1 максимального значения.

Устройство содержит блок 1 обработки, выполненный на микропроцессоре, постоянный запоминающий блок 2, оперативный запоминающий блок 3, блок 4 индикации, блок 5 приоритетного прерывания, генератор 6 тактовы импульсов, шину. адреса, шину 8 данных, регистр 9 состояний, элементы ИЛИ 10 и 11, аналого-цифровой преобразователь 12, счетчик 13 адреса, триггер 14 и вход 15 выбора подпрограммы работы устройства.

На фиг. 2 и 3 приняты следующие обозначения: tg, - длительность импульсного воздействия на уровне 0,1 амплитуды; БД, - амплитуда импульсного воздействия; А - накопительный регистр блока 1; B,C,D,E,H,L - ре- 1 гистры общего назначения блока 1; ВС, DE,HL - сдвоенные регистры общего назначения блока 1; ОЗБ -оперативный запоминающий блок; М-ячейка памяти, адрес которой указывает регистр HL-.

Устройство может быть выполнено на однокристальном микропроцессоре К580 ИК80 и схеме приоритетного прерывания К589 ИК14.

Устройство работает в режимах регистрации и обработки.

В режиме регистрации пусковой импульс поступает на вход триггера 14 и устанавливает его в нулевое состояние, сигнал с нулевого выхода триггера 14 поступает на вход захвата и установочный вход блока 1 и. переводит его адресные и информационные выходы в состояние с высоким выходным сопротивлением, а также устанавливает счетчик команд (не показан) блока 1 в нулевое состояние. Кроме того, указанный сигнал поступает через элемент ИЛИ 10 на вход выборки

0

5

оперативного запоминающего блока 3. Сигнахг с единичного выхода триггера 14 снимает запрет на работу аналого- цифрового преобразователя 12, и с его информационных: выходов код поступает на шину 8 данных и далее на информационные входы оперативного запоминающего блока 3. Импульс синхронизации с вькода аналого-цифрового преобразователя 12 стробирует запись информации в оперативное запоминающее устройство 3 по адресу, указанному счетчиком 13 адреса, переклк чение которого происходит по спаду этого 5 импульса синхронизации, поступающего через элемент ИЛИ 11 на счетный вход счетчика 13 адреса. При записи во Все. ячейки оперативного запоминающего блока 3 -происходит переполнение счетчика 13 адреса, импульс с выхода переноса которого устанавливает триггер 14 в единичное состояние запрещая тем самьм работу аналого-цифрового преобразователя 12, снимает сигнал с входа захвата и установочного входа блока 1 и через элемент ИЛИ 10 снимает сигнал с входа выборки оперативного запоминающего блока 3. Кроме того, импульс переполнения счетчика 13 адреса поступает и на вход син- хронизаггин блока 5 приоритетного пре рывания,, однако прерывания, не происходит, так как блок 1 по выходу разрешения прерывания запрещает выборку блока 5 приоритетного прерывания. На этом режим регистрации заканчивается и начинается обработка.

В ре}киме обработки блок 1 под управлением генератора б тактовых им- . пудьсов вьщает в начале .каждого машинного цикла на шину 8 данных код состояния,, который фиксируется в регистре 9 состояний по входу выборки с помощью генератора 6 тактовьк импульсов . В начале обработки блок 1 вьщает на адресные входы постоянного запоминающего блока 2 нулевой адрес, так как в режиме регистрации счетчик команд блока 1 был установлен в нулевое состояние. В постоянном запоминающем блоке 2 начиная с нулевого адреса располагается програмг- а определения максимума импульсного сигнала. Коды команд или констант поступают с. выходов блока 2 через шину 8 данных на информационные входы блока 1 . Обращение к оперативному запоминающему блоку 3 происходит как к внешнему устройству, при этом сигнал ввода

0

5

0

5

50

формирует регистр 9 состояний. Этот сигнал поступает через элемент ИЛИ 1 на вход выборки оперативного запоминающего блока 3 и через элемент ИЛИ 1 на счетный вход счетчика 13 адреса, который переключается по спаду этого импульса и выбирает следующий адрес оперативного запоминающего блока 3, После обработки всего массива данных снова происходит переполнение счетчика 13 адреса, с выхода переполнения которого сигнал, поступая на синхронизирующий вход блока 5 приоритетного прерывания, вызывает прерывание выполнения программы, так как сигнал разрешения прерывания с выхода блока 1 поступает на вход выборки блока 5 приоритетного прерывания. С помощью прерывания происходит переход от одной подпрограммы циклической обработки данных к другой или сразу к подпрограмме вывода результата на блок А индикации. Переходами управляет оператор, подавая на вход 15 блока 5 напряжение логической единицы или логического нуля. Блок 5 приоритетного прерывания формирует вектор прерывания, т.е. определяет адрес прерывающей подпрограммы.

Таким образом, исключаются команды подсчета и анализа числа циклов адресации ячеек оперативного запоминающего блока, т.е. сокращается время цикла обработки ячейки оперативного запоминающего блока, так как алгоритмы обработки данных сравнительно просты, исключение операций по адресной обработке позволяет сократить объем постоянного запоминающего блока и увеличить быстродействие почти вдвое при обработке больших массивов данных.

В силу того, что граф-схемы (фиг. 2 и 3) не содержат выходов из циклов, переход от одной подпрограммы к другой происходит с помощью прерывания после обработки всего массива данных.

Скорость регистрации зависит только от оперативного запоминающего блока, так как используется,канал прямого доступа к памяти. Функциональные возможности устройстйа могут быть расширены путем соответствующего изменения содержимого постоянного запоминающего блока, т.е. могут определяться длительности фронтов и площади импульса на различных уровнях от максимума.

Формула изобретения

Устройство для определения параметров импульсных сигналовi содержа- 5 щее блок обработки, выполненный на микропроцессоре, постоянный запоминающий блок, блок приоритетного прерывания, регистр состояний, генератор тактовых импульсов и оперативный за- 0 поминающий блок, информационные входы-выходы которого соединены через шину данных с информационными входами-выходами блока обработки, с информационными выходами постоянного за- 5 поминающего блока и блока приоритетного прерывания и с информационным входом регистра состояний, адресные выходы блока обработки соединены соответственно с адресными входами пос- 0 тоянного запоминающего блока, выход запроса прерываний блока приоритетного прерывания соединен с входом запроса прерываний блока обработки, вход выборки постоянного запоминающе- 5 го блока соединен с первым выходом регистра состояний, тактовый вход блока обработки соединен с первым выходом генератора тактовых импульсов, второй выход которого соединен с син- 0 хронизирующим входом регистра состояний, выход разрешения прерывания блока обработки соединен с входом выборки блока приоритетного прерывания, отличающееся тем, что, с целью повьшения быстродействия устройства, в него введены два элемента ИЛИ, счетчик адреса, триггер, блок индикации и аналого-цифровой преобразователь, информационный вход которо- ,. го является информационным входом устройства, информационные вьпсоды аналого-цифрового преобразователя соединены через шину данных с информационными входами блока индикации и с информационными входами-выходами блока обработки и оперативного запоминающего блока, вход разрешения аналого- цифрового преобразователя соединен с единичным выходом триггера, а выход готовности подключен к входу записи оперативного запоминающего блока и к первому входу первого элемента ИЛИ, нулевой выход триггера соединен с первым входом второго элемента ИЛИ, с входом захвата и с установочным 5 входом блока обработки, нулевой вход триггера является входом пуска устройства,- адресные ходы оперативного запоминающего блока соединены соот5

0

ветственно с выходами разрядов счетчика адреса, выход переноса которого соединен с синхронизирующим входом блока приоритетного прерывания не единичным входом триггера, выход вто-. р.ого элемента ИЛИ соединен с входом выборки оперативного запоминающего блока, выход первого элемента ИЛИ соедине й со счетным входом счетчика

адреса, второй выход регистра состояний подключен к входу выборки блока индикации, а третий выход регистра

5 состояний соединен с вторыми входами первого и второго элементов ИЛИ, вход сигнала прерывания блока приоритетного прерывания является входом выбора пoдпpoгpaм ы работы устройст10 ва.

Изобретение относится к области вычислительной техники и может быть использовано в системах контроля и испытаний. Цель изобретения - повышение быстродействия и уменьшение объема памяти. Цель достигается заменой программного формирования адреса выборки следующего значения аппаратурным с помощью счетчика. Кроме того, быстродействие повышается за счет параллельности процессов обработки параметров и формирования адреса. Устройство содержит блок 1 обработки, постоянный запоминакиций блок 2, оперативный запоминаюсцш блок 3, блок 4 индикации, блок 5 приоритетного прерывания, генератор 6 тактовых импульсов, шину адреса, шину 8 данных, регистр 9 состояний, элементы ИЛИ 10, 11,аналого-цифровой преобразователь 12,счетчик 13 адреса, триггер 14, вход 15 выбора подпрограммы устройства. Зил. (/) С 1C 4ib tC to сд Риг.1

Wnpegeaewsuw)

owcmB

фиг. 2

(ЩштИеШгол 1

|WW/7f/ytffgr.

;F SAl/30SS I

Нет

до

вс+т

фиг.З

Редактор А. Огар

Составитель А. Жернов

Техред Н.Бонкало Корректор Т. Колб

Заказ 3489/43Тираж 671 . Подписное

ВНИШШ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб., д. .4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4