Функциональный преобразователь Советский патент 1986 года по МПК G06G7/26 

10

Изобретение относится к области автоматики и вычислительной техники, в частности к устройствам кусочно-линейной аппроксимации, и может быть использовано в аналого-цифровых вычис-5 лительных системах.

Целью изобретения является повьше- ние точности.

На фиг.1 изображена блок-схема функционального преобразователя, на фиг.2 - график возможного изменения аргумента на участках аппроксимации функции.

Преобразователь содержит генератор 1 импульсов, элемент И 2, элемент ИЛИ 5 3, управляемый делитель 4 частоты, реверсивный счетчик 5 ординат, вход- ной регистр 6, шину 7 ввода аргумента, первый блок 8 вычитания, выход 9 знака разности блока 8, выход 10 обнуле- 20 ния блока 8, выход 11 кода р азности блока 8, второй блок 12 вычитания, выход 13 знака разности 12, выход 14 обнуления блока 12, выход 15 кода разности блока 12, блок 16 памя- ти ординат, блок 17 памяти абсцисс, мультиплексор 18, реверсивный счетчик 19 аргумента, регистр 20 знака, сумматор 21 по модулю два, ключ 22, умножающий цифроаналоговый преобразователь (УЦАП) 23, буферный регистр 24, первый.и второй цифро-аналоговые преобразователи (ЦАП) 25 и 26 соответственно, блок 27 деления, аналого- цифровой преобразователь. (АЦП) 28, реверсивный счетчик 29 адреса, инте-. гратор 30, суммирующий усилитель 31 и группу элементов НЕ 32,

12495472

плексора 18. Блок 12 определяет разность кодов между поступившим и пре- дыдущим значениями ординат,

В блоке 27 деления вычисляется коэффициент наклона интерполирующих отрезков на каждом интервале аппроксимации в соответствии с отношением

Zi- i

где у и у,35

X

1-1

Yi-j,

if 1-1

предьщущее и поступившее значения ординат из блока 12, и Х| - предыдущее и поступившее значение абсцисс из блока 8,

Счетчиком 5 осуществляется цифровая интерполяция младших разрядов функции преобразования, что позволяет осуществлять коррекцию интерполируемой функции в пределах участка аппроксимации в моменты приема кода очерёдного аргумента.

На выходе интегратора 30 формиру- 25 ется линейно изменяющееся напряжение амплитудой от нулевого до максимального значения рабочей шкалы, поступающее на аналоговый вход УЦАП 23, При этом постоянная времени интеграг тора 30 определяется из условия

30

ИНТ

. г v,.,,

f V.

X так

где д - опорная частота генератора m - разрядность счетчика 5,

V, - максимальное значение рабочей inis«

шкалы абсцисс.

V,

(X,

- -V. )

- минимальный

шаг квантования абсцисс (ра-. вен минимальному интервалу аппроксимации),

Устррйство работает следующим образом,

В блок 16 памяти ординат заносятся коды ординат узловых точек функции преобразования f(x), В блок 17 памяти абсцисс заносятся коды абсцисс узловых точек функции преобразования, причем в первую ячейку блоков 16 и 17 памяти заносится нулевой код По выходному коду реверсивного сче.тчика ,29, разрядность которого определяется количеством узловых точек, хранимых IB блоках 17 и 16, находятся коды абс- циссы и ординаты соответствующего значения функции преобразования.

Блок 8 вычитания вычисляет разность кодов между поступившим и пре- дьщущим значениями абсцисс или аргументов в зависимости от сигнала,. поступающего на адресный вход мульти

„

0

5 20

Zi- i

где у и у,X

1-1

Yi-j,

if 1-1

предьщущее и поступившее значения ординат из блока 12, и Х| - предыдущее и поступившее значение абсцисс из блока 8,

Счетчиком 5 осуществляется цифровая интерполяция младших разрядов функции преобразования, что позволяет осуществлять коррекцию интерполируемой функции в пределах участка аппроксимации в моменты приема кода очерёдного аргумента.

На выходе интегратора 30 формиру- 25 ется линейно изменяющееся напряжение амплитудой от нулевого до максимального значения рабочей шкалы, поступающее на аналоговый вход УЦАП 23, При этом постоянная времени интеграг тора 30 определяется из условия

30

ИНТ

. г v,.,,

f V.

X так

где д - опорная частота генератора m - разрядность счетчика 5,

1,

V, - максимальное значение рабочей inis«

шкалы абсцисс.

V,

(X,

- -V. )

- минимальный

шаг квантования абсцисс (ра-. вен минимальному интервалу аппроксимации),

Полярность выходного напряжения ЦАП 26 определяется сумматором 21 по модулю два: нулевой сигнал на выходе сумматора 21 соответствует напряжению положительной полярности, а единичный сигнал - напряжению отрицательной полярности.

С помощью блока 8 вычисляются моменты сравнения между поступившим во входной регистр 6 кодом аргумента и текущим в процессе воспроизведения функции значением кода аргумента с выхода счетчика 19, при котором на. выходе суммирующего усилителя 31 достигается значение, соответствующее поступившему аргументу.

В исходном состоянии реверсивные .счетчики 5, 19 и 29, входной регистр

6, регистр 20 знака, буферный регист 24 установлены в нуль. При этом по нулевому коду счетчика 29 адреса из первых ячеек блоков 16 и 17 памяти извлекаются нулевые коды и по нулевому коду регистра 24 на выходе 14 обнуления блока 12 формируется сигнал сравнения. Передний фронт сигнала сравнения поступает через элемент ИЛ 3 на вход элемента И 2, закрывая его на время установки коэффициента передачи делителя 4 частоты и УЦАП 23, н стробирующий вход ЦАП 25, разрешая запись кода с выхода регистра 24, и на вход установки в исходное положение интегратора 30, устанавливая не на его выходе нулевое начальное значение, на вход стробирования блока 2 деления, разрешая вычисление коэффициента передачи делителя 4 частоты и УЦАП 23, на адресный вход мультиплексора 18, разрешая подключение к блоку 8 выхода блока 17 памяти, на строби- рзтощий вход ЦАП 26, разрешая запись кода с выхода 11 блока 8, и на счетный вход счетчика 29, переводя его в следующее состояние. Передний фронт сигнала сравнения с выхода 10 блока 8 поступает на стробирующий вход регистра 6, разрешая тем самым прием первого значения аргумента , и на стробирующий вход регистра 20 знака, разрешая запись знака разности кодов аргумента с выхода 9 блока 8.

Рассмотрим работу преобразователя при различных вариантах изменения ; аргумента на участке аппроксимации в соответствии с фиг.2.

По коду счетчика 14 адреса из блоков 16 и 17 извлекаются коды ординаты у и абсциссы X первого участка аппроксимации. При этом мультиплексор 18 подключает к выходу уменьшаемого блока 8 выход блока 17 памяти и на выходе 11 блока 8 вычисляется разность кодов X -X g между значениями блока 17 и счетчика 19, а на выходе 15 блока 12 - разность кодов у -у между значениями блока 18 и буферного регистра 24. Блок 27 деления вычисляет код

, поступающий на цифровые входь ЗЩАП 23

задавая наклон линейно изменяющегося напряжения на его в{ 1ходе. Младшие м разрядов с выхода блока 27 поступают на делитель 4 частоты, в котором ус

0

5

0

5

танавливается соответствующий коэффициент деления. В ЦАП 26 заносится об- ратный код разности абсцисс (х - , определяющий время интегрирования интегратора 30 на данном участке аппроксимации .

После поступления на вход уменьшаемого блока 12 кода ординаты первого участка аппроксимации у на выходе 14 блока 12 вырабатыЬается задний фронт сигнала сравнения, задержанный на время, необходимое для установки кода с выхода блока 27 на цифровых входах УЦАП 23 и коэффициента деления делителя 4 частоты. По заднему фронту сигнала сравнения с выхода 14 блока 12 мультиплексор 18 переключает к выходу уменьшаемого блока 8 выход входного регистра 6.

При поступлении на входы регистра 6 кода первого значения аргумента на выходе 9 блока 8 вычитания формируется знак разности между кодом первого значения аргумента, поступившим из регистра 6, и кодом нулевого значения аргумента, поступающим с выхода счетчика 19.,Знак разности с выхода 9 блока 8 записывается по высокому уровню сигнала сравнения с выхода 10 блока 8 в регистр 20 знака.

После поступления на входы блока 8 кода первого значения аргумента х на выходе 10 обнуления блока 8 форми- руется задний фронт сигнала сравнения, задержанный на время, необходимое для установки знака разности в регистре 20 и коммутации через ключ 22 опорного напряжения, соответствующей полярности в ЦАП 26. По заднему фронту сигнала сравнения с выхода 10 блока 8 осуществляется запуск интег- ратора 30 и открывается элемент И 2, разрешая прохождение импульсов с выхо да генератора 1 импульсов на счетный вход счетчика 19 и через управляемый делитель 4 частоты - на счетный вход счетчика 5..На выходе интегратора 30 формируется линейно изменяющееся напряжение от нулевого до максимального значения рабочей шкапы. При этом время интегрирования интегратора 30 определяется разностью кодов (х - зГ ) , Коэффициент наклона линейно изменяюегося напряжения на выходе УЦАП 23 прямо пропорционален отношению

-Ь.

X

, - X.

Таким образом, на выходе суммирзта- щего усилителя 31 начинается линейная 1интерполяция функции на выбранном интервале аппроксимации.

При совпадении кода счетчика 19 и ; кода первого значения аргумента

осуществляются установка нулевого по- значения интегратора 30 и прием следующего значения кода аргумента , в регистр 6. На выходе 9 блока 8 формируется знак разности кодов X .,j - J управляющий реверсом счетчика 29 и состоянием сумматора 21, По выходному коду сумматора 21 счетчик 5 переходит в режим суммирона выходе 10 обнуления блока 8 вьгчита ния кодов формируется импульсный сигнал сравнения. По переднему фронту сигнала сравнения закрывается элемент 10 вания и изменяется полярность опорно- И 2, в ЦАП 25 с выхода регистра 24 за- го напряжения ЦАП 26. По заднему носится код ординаты , соответствуфронту сигнала сравнения с выхода 10 обнуления блока 8 открывается элемент И 2 и осуществляется запуск интегра-

югции коду аргумента , осуществляется установка нулевого начального значения интегратора 30 и-прием следую- 15 тора 30. На выходе суммирующего уси- щего--значения кода аргумента во вход- лителя 31 продолжается линейная ин- ной регистр 6, При этом старшие разря- терполяция функции. При этом коэффициент деления делителя 4 частоты и коэффициент -передачи на цифровых вхо

ды кода ординаты у. формируются на выходе АЦП 28, количество разрядов которого равно 1 п - т, где п - коли-20 дах УЦАП 23 остаются прежними и ли- чество разрядов полного кода ординаты у. , m - количество младщих разрядов кода ординаты у , определяются раз- рядностью счетчика 5.

При поступлении в регистр 6 кода аргумента на выходе 9 знака разности блока 8 изменяется знак разности, по которому изменяется знак ревер25

нейная интерполяция осуществляется п закону, определяемому аппроксимирующей функцией на участке х - х. .

При достижении ординатой кода узловой точки у

f(x)

на выходе 14

блока 12 формируется передний фронт сигнала сравнения, по которому элемент И 2 закрывается в ЦАП 25 заносится код ординаты узловой точки

са счетчика 29. По высокому уровню

блока 12 формируется передний фронт сигнала сравнения, по которому элемент И 2 закрывается в ЦАП 25 заносится код ординаты узловой точки

сигнала сравнения с выхода 10 блока 8 JQ (х ), осуществляется установка нулезнак разности кодов записывается в регистр 26 знака, в результате чего счетчик 19 переходит в режим вычитания и изменяется состояние на выходе сумвого начального значения интегратора 30, счетчик 29 переводится в следующее состояние, мультиплексор 18 подключает к входу уменьшаемого блока

вого начального значения интегра ра 30, счетчик 29 переводится в с дующее состояние, мультиплексор 1 подключает к входу уменьшаемого б

матора 21. По выходному коду суммато- 8 выход блока 17 памяти. По коду

ра 21 счетчик 5 переводится в режим вьгаитания, а к ЦАП 26 через ключ 22 подключается опорное напряжение отрицательной полярности. После поступления кода аргумент: на выходе 10 о обнуления блока 8 формируется задний фронт сигнала сравнения, по- которому открывается элемент И 2 и осзгществля- |ется запуск интегратора 30, формирую- уЩего линейно изменяющееся напряжение ,5 .отрицательной полярности. На выходе УЦАП 23 формируется линейно изменяющееся напряжение отрицательной полярности с прежним коэффициентом наклона. Таким образом, на выходе суммиру-,. ющего усилителя 31 продолжается пи- нейная интерполяция функции.

При достижении счетчиком 19 кода аргумента х на выходе 10 блока 8 вновь формируется импульсный сигнал 55 сравнения. По переднему фронту сигнала сравнения закрывается элемент И 2, 13 ЦАП 25 заносится код ординаты . ,

счетчика 14 адреса из блоков 16 и памяти извлекаются коды ординаты и абсциссы Х- второго участка апп симации. На выходе 11 блока 8 выч

ляется .разность кодов х. - х меж значениями блока 17 и счетчика 19 на выходе 15 блока 12 - разность дов y,j - у между значениями блока и буферного регистра 24. В блоке деления по высокому уровню сигнал сравнения с выхода 14 блока 12 вы ляется код

.IL.

X

-z-Zi- X.

-г 1

поступающий на цифровые входы УЦА 23, определяя наклон линейно изм ющегося напряжения на его выходе Младшие m разрядов выхода блока поступают на делитель 4 частоты, .навливая соответствующий коэффици деления. В ЦАП 26 заносится разно кодов (х - х) с выхода 11 блока На выходе 13 блока 12 формируется

осуществляются установка нулевого по- значения интегратора 30 и прием следующего значения кода аргумента , в регистр 6. На выходе 9 блока 8 формируется знак разности кодов X .,j - J управляющий реверсом счетчика 29 и состоянием сумматора 21, По выходному коду сумматора 21 счетчик 5 переходит в режим суммирования и изменяется полярность опорно- го напряжения ЦАП 26. По заднему

вания и изменяется полярность опорно- го напряжения ЦАП 26. По заднему

фронту сигнала сравнения с выхода 10 обнуления блока 8 открывается элемент И 2 и осуществляется запуск интегра-

циент деления делителя 4 частоты и коэффициент -передачи на цифровых входах УЦАП 23 остаются прежними и ли-

дах УЦАП 23 остаются прежними и ли-

нейная интерполяция осуществляется по закону, определяемому аппроксимирующей функцией на участке х - х. .

При достижении ординатой кода узловой точки у

f(x)

на выходе 14

блока 12 формируется передний фронт сигнала сравнения, по которому элемент И 2 закрывается в ЦАП 25 заносится код ординаты узловой точки

(х ), осуществляется установка нулевого начального значения интегратора 30, счетчик 29 переводится в следующее состояние, мультиплексор 18 подключает к входу уменьшаемого блока

счетчика 14 адреса из блоков 16 и 17 памяти извлекаются коды ординаты у и абсциссы Х- второго участка аппроксимации. На выходе 11 блока 8 вычисляется .разность кодов х. - х между значениями блока 17 и счетчика 19, а на выходе 15 блока 12 - разность ко- дов y,j - у между значениями блока 18 и буферного регистра 24. В блоке 27 деления по высокому уровню сигнала сравнения с выхода 14 блока 12 вычисляется код

.IL.

X

-z-Zi- X.

-г 1

поступающий на цифровые входы УЦАП 23, определяя наклон линейно изменяющегося напряжения на его выходе. Младшие m разрядов выхода блока ,27 поступают на делитель 4 частоты, уста .навливая соответствующий коэффициент деления. В ЦАП 26 заносится разность кодов (х - х) с выхода 11 блока 8. На выходе 13 блока 12 формируется

знак разности кодов у,- у , изменяю- ющий состояние сумматора 21, а следовательно, и реверс счетчика 5, и полярность опорного напряжения ЦАП 26„ По заднему Фронту сигнала сравнения с выхода 14 блока 12, длительность которого определяется временем, необходимым для установки кодов на цифровых входах УЦАП 23 и коэффициента передачи делителя 4 частоты, открывается элемент И 2 и осуществляется запуск интегратора 30. На выходе суммирующего усилителя 31 начинается линейная интерполяция функции на втором интервале аппроксимации.

На последующих участках устройство работает аналогично.

:Фо. рмула изобретения

Функциональный преобразователь, со- содержащий генератор импульсов, элемент И, управляемый делитель частоты, реверсивный счетчик аргумента, реверкоторого соединен с входом аргумента функционального преобразователя, выход знака первого блока вычитания соединен с информационным входом регистра знака, выход которого соединен с первым входом сумматора по модулю два,, выход и второй вход которого соединены соответственно с входом управления реверсом реверсивного счетчика ординат и выходом знака второго блока вычитанияS выход обнуления которого соединен с вторым входом элемента ИЛИ, выход буферного регистра с информационным входом первого циф- роаналогового преобразователя соеди-. нен с входом вычитаемого второго бло ка вычитания, вход уменьшаемого кото рого соединен с выходом блока памяти ординат, вход вычитаемого первого блока вычитания соединен с выходом реверсивного счетчика аргумента, о тличающийся тем, что, с целью повьппения точности, в него введены мультиплексор, блок памяти абсцисс

сивный счетчик ординат, буферный ре- 35 i блок деления, группа элементов НЕ,

гистр, элемент ИЛИ, аналого-цифровой

35

преобразователь, умножающий цифроана- логовый преобразователь, входной регистр, два блока вычитания, регистр знака, сумматор по модулю два, блок , памяти ординат, первый тцифроаналого- вый преобразователь и суммирующий усилитель, причем выход генератора импульсов соединен с первым входом,элемента И, выход которого соединен с счетным входом реверсивного счетчика аргумента и информационным входом управляемого делителя частоты, выход которого соединен со счетным входом реверсивного счетчика ординат, выход которого соединен с входом младших разрядов буферного регистра, вход старших разрядов которого соединен с выходом аналого-цифрового преобразователя, вход которого соединен с выходом умножающего цифроаналогового преобразователя и первым входом суммирующего усилителя, выход и второй вход которого соединены соответственно с выходом функционального преобразователя и выходом первого цифроаналогового преобразователя, стробирую- щий вход которого соединен с выходом элемента ИЛИ и вторь м входом элемента И, первый вход элемента ИЛИ соединен

40

45

50

55

второй цифроаналоговый преобразователь, интегратор, ключ и реверсивный счетчик адреса, причем выходы входного регистра и блока памяти абсцисс соединены соответственно с первым и вторым информационными входами мультиплексора, выход которого соединен с входом уменьшаемого первого блока вычитания, кодовый выход которого соединен с входом делителя блока деления, вход делимого и выход которого соединены соответственно с кодовым выходом второго блока вычитания и цифровым входом умножающего цифроана- логового преобразователя, выход младших разрядов и вход стробирования блока деления соединены соответственно с входом задания коэффициента управляемого делителя частоты и выходом обнуления второго блока вычитания,

вькод обнуления которого подключен к стробирующему входу второго цифройна- логового преобразователя, выход и информационный вход которого соединены соответственно с информационным входом интегратора и входами элементов НЕ группы, входы которых соединены с соответствующими разрядами кодового выхода первого блока вьгаитания, выход знака которого соединен с входом управления реверсом реверсивного счетчика адреса, счетный вход которого соединен с выходом знака блока делеС выходом обнуления первого блока вычитания, входом стробирования регист ра знака и входом стробирования входного регистра, информационный вход

15

10

49547-8

которого соединен с входом аргумента функционального преобразователя, выход знака первого блока вычитания соединен с информационным входом регистра знака, выход которого соединен с первым входом сумматора по модулю два,, выход и второй вход которого соединены соответственно с входом управления реверсом реверсивного счетчика ординат и выходом знака второго блока вычитанияS выход обнуления которого соединен с вторым входом элемента ИЛИ, выход буферного регистра с информационным входом первого циф- роаналогового преобразователя соеди-. нен с входом вычитаемого второго бло ка вычитания, вход уменьшаемого кото рого соединен с выходом блока памяти ординат, вход вычитаемого первого блока вычитания соединен с выходом реверсивного счетчика аргумента, о т20

личающийся тем, что, с це5

,

0

5

0

5

второй цифроаналоговый преобразователь, интегратор, ключ и реверсивный счетчик адреса, причем выходы входного регистра и блока памяти абсцисс соединены соответственно с первым и вторым информационными входами мультиплексора, выход которого соединен с входом уменьшаемого первого блока вычитания, кодовый выход которого соединен с входом делителя блока деления, вход делимого и выход которого соединены соответственно с кодовым выходом второго блока вычитания и цифровым входом умножающего цифроана- логового преобразователя, выход младших разрядов и вход стробирования блока деления соединены соответственно с входом задания коэффициента управляемого делителя частоты и выходом обнуления второго блока вычитания,

вькод обнуления которого подключен к стробирующему входу второго цифройна- логового преобразователя, выход и информационный вход которого соединены соответственно с информационным входом интегратора и входами элементов НЕ группы, входы которых соединены с соответствующими разрядами кодового выхода первого блока вьгаитания, выход знака которого соединен с входом управления реверсом реверсивного счетчика адреса, счетный вход которого соединен с выходом знака блока деления и адресным входом мультиплексора, вход управления реверсом реверсивного счетчика аргумента соединен с выходом регистра знака, выход реверсивного счетчика адреса соединен с адресным входами блоков памяти абсцисс и ординат, выход сумматора-по модулю два соединен с управляющим входом ключа. входы, положительного и отрицательно, го опорных напряжений которого соединены с входом функциональйого преобразователя, выход клкгча соединен с входом задания полярности второгоци(|ь- роаналогового преобразователя,выходi элемента ИЛИ соединен сустановочным входом интегратора,вьгеодкоторого единен с аналоговым вкодомумножающего цифроана логового преобразователя,

Изобретение относится к автоматике и вычислительной технике, в частности к устройствам кусочно-линейной . аппроксимации, и может быть использовано в аналого-цифровых вычислительных системах. Целью изобретения является повьшение точности. Устройство содержит генератор импульсов, элементы И и РШИ, управляемый делитель частоты, реверсивные счетчики ординат, абсцисс и адреса, блоки памяти абсцисс и ординат, два блока вычитания, мультиплексор, регистр знака, сумматор по модулю два, ключ, входной регистр, буферный регистр, два цифроаналоговых преобразователя, умножающий цифроана- логовый преобразователь, аналого-цифровой преобразователь, группу элементов НЕ, интегратор и суммирующий усилитель. Цель достигается путем произвольного разбиения функции на интервалы аппроксимации, в частности, при воспроизведении многоэкстремальных S функций. В пределах интервала проводится корректировка интерполируемой функции, 2 ил. (/)

Фиг 2

Редактор Л.Гратилло Заказ 4327/51

Составитель А.Зорин Техред В.Кадар

Корректор М.Демчик

Тираж 671Подписное

ВНИИПИ Государственного комитета СССР

По делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

Корректор М.Демчик