Функциональный преобразователь Советский патент 1983 года по МПК G06F17/17 

нуления блока вычитания аргумента, выход анака которого соединен с управляющим входом реверсивного сметчика адреса и управляющим входом реверсивного счетчика аргумента,i ,выхоа

1037272

.которого соединен с входом вычитаемого блока вычитания аргумента, выход элемента задержки соединен с входом синхронизации буферного ре гистра.

Изобретение относится к автоматике и вычислительной технике, в час ности к устройствам кусочно-линейной аппроксимации, и может быть использовано Ъ составе гибридных вычислительных систем . Известен функциональный преобразователь , содержащий регистр аргумента , блок памятия узловых значений ординат, реверсивный счетчик, управляемый делитель частоты, генератор импульсов, блок вычитания аргумента и вычитающий счетчикС З Недостатком функционельногб преобразователя является низкая точность преобразования, .обусловленная равномерным расположением узлд аппроксимации. Наиболее близким к изобретению по технической сущности является устройство для цифрового функциональ ного преобразования, содержащее регистр аргумента, генератор импульсов, первый элемент И, блок вычитания ординат, управляемый делитель частоты, реверсивный счетчик результата и блок памяти узловых значений ординат, причем информационные входы регистра агрумента соединены с вх дами устройства, первый вход первого элемента И соединен с выходом гене ратора импульсов, и второй вход с выходом обнуления блока вычитания ординат, выход первого элемента И соединен с сигнальным входом управляемого -делителя частоты, выход которого соединен со счетным входом реверсивного счетчика результата, вы ходы которого соединены с выходами устройства и входами вычитае- . мого блока вычитания ординат, выход .знака разности.которого соединен с входом управления реверсом реверсивного счетчика результата,, выходы блока памяти узловых значений ординат подключены к входам уменУаш мрго блока вычитания ординат, причем выходы .кода разности блока вычитания ординат соединены с входами делимого блока деления, выходы которого соединены с управляющими входами управляемого делителя частоты, входы делителя блока деления подключены к выходам блока вычитания абсцисс, выход обнуления блока вычитания Ординат соединен с входами синхронизации блока деления,буферного регистра и регистра знака,а также с вторым входом первого элемента И и через элемент задержки - со счетным входом реверсивного счетчика адреса , первым входом второго элемента И и входом установки в ноль триггера разрешения приема аргумента, вход установки в единицу которого подключен к выходу форг«1рователя импульсов, а инверсный выход соединен с вторым входом второго элемента И, выход которого подключен к входу синхронизации регистра аргумента, выходы которого соединены с входами уменьшаемого блока вычитания аргумента, выход знака которого подключен к входу формирователя импульсов и информационному входу регистра знака, выход которого соединен с входом управления ревёрсом реверсивного счетчика адреса, выходы которого подключены к адресным входам блокэв памяти узловых значе: Д ординат и абсцисС| выходы блока памяти узловых значений абсцисс подключены к входам уменьшаемого блока вычитания абсцисс, входам вычитаемого блока вычитания аргумента и информационным входам буферного регистра , выходы которого соединены с входами вычитаемого блока вычитания абсцисс 2. Недостатком-известного устройства является пониженная точность преобразования, обусловленная нечувствительностью к изменениям аргумента впределах каждого участка аппроксима ции. При этом йёзависимо. от значения поступившего аргумента на выходе уст.роиства воспроизводится весь интервал аппроксимации. 1(елью изо етения является повыше ние точности. Поставленная цель достигается тем, что 8 функциональный преобразователь, содержащий генератор импульсов, элемент И, первый управляемый делитель частоты, реверсивный счетчик, результата, блок вычитания ординат, блок деления, блок вычитания абсцисс,Ьуферныи(эегистр,блок памяти узловых точек, ординат,реверсивный счетчик адреса, элемент задержки, регистр аргумента и блок вычитания аргумента, вход уменьшаемого которого соединен с выходом регистра аргумента, информационный вход которого соединен с входом преобразователя, выход генератора импульсов соединен с первым входом элемента И, выход которого соединен со счетным входом первого управляемого делителя частоты, выход которого соединен со счетным входом реверсивного счетчика ре зультата, выход которого соединен с выходом преобразователя и входом вычитаемого блока вычитания ординат выход кода разности которого соедине с входом делимого блока деления, выход и вход делителя которого соединены соответственно с управляющим вх дом первого управляемого делителя частоты и выходом блока вычитания абсцисс, вход вычитаемого которого соединен с выходом буферного ре Гистра, информационный вход которого соединен с выходом блока памяти узловых точек аРсцисс и входом умень шаемого блока вычитания абсцисс, выход знака разности блока вычитания ординат соединен с управляющим входом реверсивного счетчика результата, выход обнуления блока вычитания ординат соединен через элемент задержки со счетным входом реверсив ного счетчика адреса,выход которого соединен с входами блоков памяти узловых точек абсцисс и ординат,выход блока памяти узловых точек ординат соединен с входом уменьшаемого :блока вычитания ординат, введены

второй управляемый делитель частоты, элемент ИЛИ и реверсивный счетчик ар ГУмента, счетный вход которого соединен с выходом второго управляемого 5 делителя частоты, управляющий и счетный входы которого соединены с выходами соответственно блока вычитания абсцисс и элемента Н, второй вход которого соединен с выходом эле-т мента ИЛИ и входом синхронизации регистра аргумента, вход стробирования втсч)ого управляемого делителя частоты соединен с выходом обнуления блока вычитания ординат и первым входом элемента ИЛИ, втсн)ой вход которого соединен с выходом обнуления блока вычитания аргумента, выход зна- . ка которого соединен с управляющим -. входом реверсивного счетчика адреса и управляющим входом реверсивного счетчика аргумента, выход которого соединен с входом вычитаемого блока вычитания аргумента, выход элемента задержки соединен с входом синхронизации буферного регистра. На чертеже представлена блокгсхема преобразователя. Ф нкциональный преобразователь содержит регистр 1 аргумента, вход 2 преобразователя, блок 3 вычитания, генератор 4 импульсов, элемент И 5, управляемый делитель 6 частоты, реверсивный .счетчик 7 результата, блок 8 вычитания ординат, содержащий выход Э знака и выход 0 обнуления, блок 11 деления, элемент 12 задержки, буферный регистр 13, реверсивный счетчик k адреса, выход 15 кода разности блока 8, блок 16 вычитания,абсцисс, блок 17 памяти узловых точек абсцисс, блок 18 памяти узловых точек ординат, реверсивный счетчик 19 аргумента. выход- 20 знака блока 3, управляемый -Делитель 21 частоты, выход 22 обнуг ления блока 3, элемент ИЛИ 23. Преобразователь работает следующим образом. В блок 18 памяти узловых точек орДинат заносятся коды ординат узловых точек функции преобразования f( х- ). В блок 17 памяти узловых точек абсцисс заносятся коды абсцисс узловых точек функции преобразования, причем в первую ячейку блоков 17 и 18 заносиуся нулевой код. По выходному коду реверсивного счетчика I, разрядность которого определяется количеством узловых точек, хранимых в блоках 17 и 18, находятся коды ординаты и абсциссы соответствующего значения функции преобразования. Блоки 8 и 16 определяют разност кодов менеду поступившим и предыдущим значениями ординат и абсцисс соответственно. С помощью блока 11 и управляемого делителя 6 частоты автоматически устанавливается коэффициент наклона интерполирующих отрезков, причем коэффициент передачи делителя 6 частоты на каждом интервале аппроксимации пропорционален отношению Xi- Xi-i i i--t где у. - предыдущее и постугмвшее значения ординат; X, и X - предыдущее и поступив шее из блока 17 значения абсцисс. С помощью блока 3 определяется момент остановки воспроизведейия функции по совпадению кода поступившего аргумента с выхода регистра 1 и кода с выхода реверсивного счетчика 19 аргумента. При этом управляемый делитель 21 частЪты управляет частотой импульсов,поступающих на счетный вход счет 1ка 19 в соответствии с разностыо кодов меж-: ду поступившей X. и предыдущей Х абсциссами. В исходном состоянии реверсивные счетчики 7,1, 19 , регистр 1 аргумента и буферный регистр 13 установлены в ноль. Таким образом, по нулевому коду счетчика Н из первых ячеек блоков 17 и 18 извлекаются нулевые коды и на выходе 10 обнуления блока 8 вычитания ординат формируется передний фронт сигнала сравнения Сигнал сравнения поступает через эле мент ИЛИ 23 на второй вход элемента И 5, закрывая его на время установки коэффициента деления делителей 6 и 21 частоты,и на вход .синхронизации регистра 1 аргумента, разрешая прием кода первого значения аргумента Х на йход синхронизации блока 11 деления, разрешая вычисление коэффициента передачи делителя 6 частоты, на вход стробирования управляемого делителя 21 частоты, разрешая прием разности кодов абсцисс из блока 16. По задержанно элементом 12 задержки передне Фронту сигнала сравнения на время; необходимое для приема аргумента вычисления блоком 3 знака разности между значениями кода аргумента Х и кода счетчика 19 XQ , счетчик 1 переводится в следующее состояние. По коду счетчика 1А из блоков 17 и 18 извлекаются коды абсциссы ординаты У первого участка аппроксимации. При этом блоком 8 вычисляется разность кодов УО между значениями блока 18 и счетчика 7, а блоком 16 разность кодов Х между значениями блока 17 и буферного регистра 13. Блок 11 деления вычисляет код УО 1 О управляющий коэф(1 1циентом передачи делителя 6 частоты на первом участке аппроксимации. После поступления на вход уменьшаемого блока 8 кода ординаты первого участка аппроксимации У на выходе 10 блока 8 вырабатывается задний фронт сигнала сравнения, задержанный на время, необходимое для установки коэффициента передачи в делителе 6 частоты. По заднему фронту сигнала в делитель 21 частоты заносится разность кодов абсциссы первой узловой точки Х и нулевого кода XQ буферного регистра 13, открывается элемент И 5 и импульсы с выхода генератора .импульсов поступают на счетный вход реверсивного счетчика 7. Начинается ступенчато-линей- ная интерполяция функции на первом интервале аппроксимации, причем частота импульсов с выхода генератора, поступающая на счетчик 7 результата, определяется коэффициентом деления делителя 6 частоты, а на счетчик 19коэффициентом деления делителя 21 частоты .По заднему фронту задержанного сигнала сравнения код абсци сы первой узловой точки Х-, переписывается в буферный регистр 13. По совпадению кода счетчика 19 и кода аргумента на выходе 22 обмуления блока 3 формируется импульсный сигнал, по переднему фронту которого элемент И 5 закрывается, и разрешается прием следующего значения кода аргумента Х.в регистр 1.При

этом на выходе 20 блока 3 формируется знак разности кодов

19 и k. изменяющий реверс счетчиков По заднему фронту сигнала сравнения с выхода 22 блока 3, задержанному на время установки знака реверса сметчика 19 элемент И 5 открывается и начинается отработка аргумента .При этом сигнал сравнения не сформировался, так как в блоке 8 коэффициент деления делителей 6 и 21 частоты остается прежним. По достижении счетчиком 19 кода . выходе 20 блока 3 формируется очередной импульсный сигнал сравнения, по переднему фронту которого элемент :И 5 закроется и на вход синхронизации регистра 1 поступит разрешение на прием кода следующего значения аргумента Х.„.

При поступлении в блок 3 кода аргумента У выходе 20 блока 3 сформируется знак разности кодов Х| 2 я У 1Рзвляющий реверсом счетчиков 19 и 14, а на выходе 22 обнуления блока 3 - задний фронт сигнала сравнения, открывающий элемент И 5. Таким образом, начинается отработка поступившего аргумента в соответствии с коэффициентом передачи делителя 6 частоты данного участка аппроксимации.

При достижении счетчиком 7 кода первой, узловой точки У счетчик 19 достигнет кода абсциссы Х.На выходе 10 обнуления блока 8 сформируеся очередной импульсный сигнал, по преднему фронту которого элемент И 5 закрывается и на вход синхронизации .регистра 1 поступает разрешение на прием кода следующего значения аргумента Xi.B блоке 3 формируется зна разности кодов Х с+з-Х . управляющий

реверсом счетчиков 19 и I. По задержанному элементом 12 задержки переднему фронту сигнала сравнения счетчик 1 переводится в следующее состояние. Из блоков 17 и 18 извлекаются коды абсциссы Х, и ординаты У2 второго участка аппроксимации. Блок 11 деления вычисляет код, управляющий коэффициентом передачи делителя 6 частоты на данном участке аппроксимации , По заднему фронту сигнала сравнения, задержанному на время установки коэффициентов передачи делителей 6 и 21 частоты , открывается элемент И 5 и начинается воспроизведение данного участка функции. По заднему фронту задержанного сигнала сравнения код абсциссы второй узловой точки Ху переписывается в буферный регистр 13. Таким образом, происходит ступенчато-линейная интерполяция функций в зависимости от кода поступившего аргумента.

На последующих участках аппроксимации устройство работает аналогично Выходной код счетчика 7 при необходимости может быть преобразрван в аналоговый сигнал цифроаналогоаым преобразователем.

При изменении знака крутизны функции в узловых точках разность

KdAOB У- - У; изменяет знак и приз1 1-1- ...

как знака крутизны с выхода 9 блока 8 управляет реверсом счетчика 7.

Таким образом, в предложенном фунциональном преобразователе по сравнению с известным устройством повышается точность работы, в частности обеспечивается возможность одно.значного преобразования ступенчатых сигналов и изменений аргумента .в пределах одного участка аппроксимации.