Преобразователь цифрового кода в частоту следования импульсов Советский патент 1986 года по МПК H03M1/86 

в исходное состояние делитель 1 частоты, регистр 2 сдвига, управляемый делитель 3 частоты, счетчик 4 импульсов и счетчик 13 адреса. Тот же выходной импульс через элемент 7 задержки увеличивает содержимое счетчика 13 адреса на единицу. На выходе управляемого делители частоты 3 из опорной частоты, поступающей по шине 15, с помощью делителя 1 частоты и регистра 2 сдвига формируется импульсная последовательность, поступающая на вьтитающий вход счет

Изобретение относится к вычислительной технике, а именно к кодированию и преобразованию информации, и может быть использовано в цифровых регуляторах, в цифровых программных системах управления и т.д.

Цель изобретения - повьпление быс- родействия и расщирение функциональных возможностей преобразователя за счет синхронизации ввода кода задаваемой частоты и обеспечения возможностей модулирования выходной частоты.

На фиг,1 приведена структурная электрическая схема цреобразователя цифрового кода в частоту следования импульсов, на фиг.2 и 3 - временные диаграммы работы преобразователя.

Преобразователь содержит делитель 1 частоты, регистр 2 сдвига, управляемый делитель 3 частоты, сче чик 4 Импульсов, блок 5 сравнения кодов, триггер 6, элементы 7 и 8 задержки, ключ 9 сумматор 10, запоминающие устройства 11 и 12, счетчи 13 адреса, регистр 14 хранения, щи- ну 15 опорной частоть, выходную шину 16, щину 17 кода постоянного числа, шину 18 кода адреса задаваемой частоты, шину 19 управления.

Преобразователь цифрового кода в частоту следования импульсов работает следующим образом.

Бвод в преобразователь нового ко да адреса задаваемой частоты производится через шину 18 и сопровождается появлением на шине 19 управле

52943

чика 4 импульсов, где записано постоянное число, поступающее по шине 17. Содержимое счетчика 4 сравнивается в блоке 5 сравнения кодов с содержимым сумматора 10. В сумматоре 10 формируется сумма кода задаваемой частоты, поступающего из запоминающего устройства 11 по адресу в регистре 14, и кода приращения частоты, поступающего из запоминающего устройства 12 по адресу в регистре 14 и счетчике 13 адреса, 3 ил.

ния Импульсного сигнала ввода, который устанавливает триггер 6 в единичное состояние, формируя тем са- мым на первом входе ключа 9 разрешающий потенциал, который открывает ключ 9, что обеспечивает в момент поступления очередного импульса на выходную шину 16, запись в регистр 14 хранения по шинам 18 кода адреса

задаваемой частоты, установку в О счетчика 13 адреса и через элемент 8 задержки установку в О триггера 6. Низкий потенциал на вьпсоде триггера 6 создает на первом входе ключа 9 запрещающий потенциал и ключ 9 закрывается до следующего ввода кода-адреса задаваемой частоты. В тот момент поступления очередного импульса на выходную шину 16 делите-пи 1 и 3 частоты устанавливаются в О, в счетчик 4 импульсов по шинам 17 записывается начальное число, в регистр 2 сдвига записывается код единицы, а на счетный вход счетчика

,13 адреса через элемент задержки поступает импульс, увеличивающий на единицу К9Д в счетчике 13 адреса.

Длительность указанных операций, выполняемых одновременно и с задержкой, не превьщ1ает периода опорной частоты, после чего начинается очередной цикл формирования периода вы- ходной частоты.

На выходе управляемого делителя 3 из опорной частоты с помощью делителя 1 частоты и регистра 2 сдвига вьфабатьшается частотная последовательность импульсов в соответствии с фиг.2. Импульсы с выхода управляемого делителя 3, поступая на вычитающий вход счетчика 4 импульсов, уменьшают первоначально записанный в него код.

Процесс уменьшения кода в счетчике 4 импульсов продолжается до тех пор, пока он не станет равным коду частоты, установленному на вторых входах блока 5 сравнения кодов.

Код частоты, устанавливаемый на вторых входах блока 5 сравнения кодов, представляет собой сумму кода задаваемой частоты F и кода приращения частоты дР. , образующуюся на выходе сумматора 10. Код задаваемой частоты Fjog поступает на первьй вход сумматора 10 с выхода первого запоминающего устройства 11 и выбирается из ячейки запоминающего устройства, код адреса которой записан в регистре 14 хранения и поступает на входы первого запоминающего устройства 11 с первых выхо- дов регистра 14 хранения.

С вторых выходов регистра 14 хранения на первые входы второго запоминающего устройства 12 поступает код старших разрядов адресов ячеек запоминаклцего устройства, содержащих коды приращений частоты дЕ,- . Млад- пгае разряды адресов ячеек запоминающего устройства формируются в счет- чике 13 адреса и с его выхода посту- пают на вторые входы второго запоминающего устройства 12. Разрядность счетчика 13 адреса определяется количеством периодов выходной частоты Т., укладьгеаюшихся в один период повторения модулирующей составляющей выходной частоты (фиг.З).

В счетчике 13 адреса происходит непрерывное изменение кода на единицу перед каждым циклом форт ировання периода выходной частоты, что позволяет в начале каждого цикла формирования периода выходной частоты выбирать из второго запоминающего устройства 12 очередное значение кода приращения частоты дГ. , которое с выхода второго запоминакщего устройства 12 поступает на второй вход сумматора 10, на выходе которого формируется код текущего значения задаваемой частоты, который подается на вторые входы блока 5 сравнения кодов.

В момент совпадения кода, поступающего на первые входы блока 5 сравнения кодов с кодом, установленным на вторых входах блока 5 сравнения кодов, на его выход поступает импульс, который завершает формирование очередного периода выходной частоты и блоки устройства соответственно устанавливаются в исходное положение.

Изменение формируемого периода выходной частоты происходит немедленно, что, обеспечивает хорошие динамические свойства преобразователя Непрерьганый счет в счетчике 13 адреса с возобновлением счета с начального кода при его переполнении обеспечивает поступление на второй вход сумматора 10 циклически повторяющихся значений кодов приращений частоты, что позволяет получать на выходе преобразователя любой периодически повторякщийся закон изменения частоты.

Формула изобретения

Преобразователь цифрового кода в частоту следования импульсов, содержащий делитель частоты, счлтный вход которого объединен со счетным входом управляемого делителя частоты и является шиной опорной частоты, а выход соединен с управляюш 1м входом регистра сдвига, выходы которого подключены к соответствующим управляющим входам управляемого делителя час тоты, счетчик импульсов, установочные входы которого являются шинами кода постоянного числа, вход разрешения записи объединен с входами установки нуля делителя частоты и управляемого делителя частоты, входом установки единицы регистра сдвига и является выходной шиной, а выходы соответственно соединены с первыми входами блока сравнения кодов, выход которого является выходной шиной, и первый злемент задержки, отличающийся тем, что, с целью повышения быстродействия и расширения функциональных возможностей преобразователя за счет обеспечения дополнительной функции модуляции выходной частоты, в него введены триггер, второй злемент задержки, ключ, сумматор, первое и второе sano минани ие устройства, счетчик адреса

и регистр хранения, первые выходы которого соединены с соответствующими входами первого запомннакщего устройства, вторые выходы - с соответствующими первыми входами второго запоминающего устройства, установочные входы являются шинами кода адреса задаваемой частоты, а вход р-азрешения записи объединен с входом установки нуля счетчика адреса и входом второго элемента задержки и подключен к выходу ключа, первый вход которого подключен к выходу триггера, первый вход которого является шиной управления, а второй вход подключен к выходу второго элемента задержки, при этом второй вход

ключа объединен с входом первого элемента задержки и является выходной шиной, причем выход управляемого делителя частоты соединен с вычитающим входом счетчика импульсов, а выход пергого элемента задержки ; подключен к счетному входу счетчика адреса, выходы которого подключены к соответствующим вторым входам второго запоминающего устройства, выходы которого подключены к соответствующим первым входам сумматора, вторые входы которого соединены с соответствующими выходами первого

запоминающего устройства, а выходы - с соответствующими вторыми входами блока сравнения кодов.

f fluHC

Р зад

Тмин

/

Фиг. 2

i Fei}i)(

Изобретение относится к вьгаис- лительной технике, а именно к кодированию и преобразованию информации. и может быть использовано в цифровых регуляторах, в цифровых прЪграммных системах управления и т.д. Целью изобретения является повышение быстродействия и расширение функциональных возможностей преобразователя . за счет синхронизации ввода кода частоты и обеспечения возможности модулирования выходной частоты по любому закону. По сигналу па шине 19 управления триггер 6 открывает ключ 9, в результате чего выходной импульс с выходной шины 16 осуществляет запись информации с шины 18 кода адреса задаваемой частоты в регистр 14 хранения, устанавливая при этом с SS (Л

Составитель В.Войтов Редактор А.Козориз Техред Л.СердюковА Корректор В,Синицкая

Заказ 4631/57 Тираж 816 Подписное ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4