Микропрограммное устройство для тестового диагностирования и управления Советский патент 1986 года по МПК G06F11/36 

Изобретение относится к автомати ке и вычислительной технике и может быть использовано в устройствах управления и диагностирования дискретных обьектов, ,

Целью изобретения является повышение быстродействия устройства.

На фуг. 1 приведена функциональная схема предлагаемого микропрограммного устройства для тестового диагностирования и управления; на фиг. 2 и 3 - фрагменты реализуемых ветвлений .

Микропрограммное устройство для тестового диагностирования и управления (фиг.1) содержит блок 1 памяти мирокоманд с выходом 1.1 кода микроопераций, выходом 1.2 адреса и вы- ходом 1.3 поля метки перехода, счетчик 2 адреса, регистр 3 микроопераций, блок памяти 4 условий и адресов перехода, блок 5 коммутации кодо логических условий, распределитель 6 импульсов, мультиплексор 7, коммутатор 8 адреса, коммутатор 9 синхроимпульсов, коммутатор 10 меток, блок 11 коммутаторов модифицируемых разрядов, регистр 12 логических условий, дешифратор 13 логических условий, группу выходов 13.1-13.К дешифратора 13 логических условий, четыре элемента ИЛИ 14-17, блок 18 элементов ИЛИ, три элемента И 19-21, блок 22 элементов И, одновибратор 23, триггер 24 пуска,блок 25 синхронизации с тремя вы- ходами 25.1-25 .3,входы пуска 26,кода операции 27, логических условий 28 устройства, выход 29 устройства, выходы 29.1 и 29.2 признаков конца команды и конца работы регистра микроопераций соответственно, второй и тртий 30 и 31 выходы блока 5 коммутаци кодов логических условий.

На фиг. 2 и 3 использованы следующие обозначения:

А.|. - немодифицируемые разряды адреса очередной микрокоманды;

модифицируемые разряды адре

са очередной микpoкoмaндыj

X

1 ,п ; У 0,1; J 0,1 - коды

проверяемых логических условий

М ,Mg - первая и вторая метки соответственно.

Разрядность адресной части микрокоманды определяется выражением

Модифицированные разряды адреса

j;,выхода блока памяти условий и ад

ресов перехода обозначим как р ,...

Рп-1 .

Модификация разрядов происходит при разрешающих сигналах (и)., ,h-2) с выходов элементов ИЛИ блока 18 элементов ИЛИ.

Выходы регистра логических условий обозначим как f , .. . , У,,. Период следования импульсов Т опорной частоты (с выхода 25.2) выбирается больше времени считывания информации с блока 1 памяти микрокоманд.

п, Ьц

ROM

0

5 5

0

0

Микропрограммное устройство для тестового диагностирования и управления работает следующим образом.

В исходном состоянии все элементы схемы находятся в нулевом состоянии, а в разряде регистра 3 микрооперации, соответствующем микрооперации Конец команды (выход 29.1), записана единица. На первом выходе распределителя 6 импульсов и на первом выходе (13.1) дешифратора 13 также присутствует единичный потенциал. Цепи приведения схемы в исходное состояние не показаны. По сигналу Пуск, поступающему через вход 26 устройства наS -вход RS -триггера 24 пуска, последний устанавливается в единич-, ное состояние. По сигналу с выхода триггера 24 в работу включается блок 25 синхронизации и начинает формировать последовательность импульсов t опорной частоты. Также по сигналу Пуск с входа 26 одновибратор 23 формирует импульс для принудительной записи кода операции в счетчик 2 адреса при разрешающем сигнале конца команды с выхода 29.1 регистра 3, поступающего на первый управляющий вход коммутатора 8 адреса. По запи5 санному в счетчик 2 адресу в блоке

1 памяти микрокоманд выбирается соответствующая микрокоманда и поступает на его выходы. При наличии сигнала на синхровходе регистра 3 с выхода

50 25.1 операционная часть микрокоманды с выхода 1.1 поступает на информационный вход и записывается в регистр 3 микроопераций. Сигналы ми- кроопераций с регистра 3 поступают

55 на выход 29 устройства.

При формировании адреса очередной микрокоманды возможны следующие режимы работы устройства: реализация

линейных участков микропрограмм без проверки логических условий, реализация безусловных переходов в микро- программах реализация ветвлений с различной конфигурацией проверяв- мых логических условий.

Первый режим.

Выбираем время считывания информации с блока 1 памяти iTc4 ROM 1500 НС а время следования импульсов опорной частоты i 150 не,

mt -сл ° - гп -10 .

По очередному тактовому импульсу (десятому) с выхода 25.3 с коммута- тора 9 считывается сигнал, по которому содержимое счетчика 2 адреса увеличивается на единицу при разрешающем нулевом сигнале с выхода второго элемента ИЛИ 15. Из блока 1 пам я ти микрокоманд выбирается следующая микрокоманда и т.д. до тех пор, пока не выбирается микрокоманда безусловного перехода (по адресу) или микрокоманда, в которой предусмотрен анализ условий переходов.

Второй режим.

При организации безусловного перехода с блока 1 памяти считывается микрокоманда, в формате которой присут ствует код адреса перехода и метка, разрешающая прохождение кода адреса перехода на второй информационньй вход коммутатора 8 адреса. По очередному импульсу с выхода 25.1 код адреса через второй информационный вход записывается в счетчик 2 адреса. С блока 1 памяти выбирается микрокоманда безусловного перехода. По очередному импульсу с выхода 25.1 сигналы микроопераций поступают на выход 29 устройства.

Третий режим.

Рассмотрим функционирование микропрограммного устройства для тестового диагностирования и управления при реализации фрагментов микропрограмм, показанных на фиг. 3 и 4.

По очередному импульсу с выхода 25.1 с выхода счетчика 2 считывается адрес очередной микрокоманды. С блока 1 памяти выбирается микрокоманда, операционная часть которой поступает на информационный вход регистра 3, а адресная часть - на блок 4 памяти. По этому адресу с блока 4 памяти на группу информационных входов блока 5 коммутации кодов логических условий

выбирается информация, содержащая коды проверяемых логических условий в данной микрокоманде. НемодиЛици- руемые (-J-h ) старшие разряды адреса- очередной микрокоманды поступают на вход старших немодифицируемых разрядов третьего информационного входа коммутатора 8 адреса.

Модифицируемые (ь,-1) разряды адреса поступают на вторую группу информационных входов блока 11 кo rмyтaции модифицируемых разрядов.

Код первого проверяемого логического условия Х поступает на ин- - формационный вход мультиплексора 7 (так как на первых выходах распределителя 6 и дешифратора 13 присутствует единичном сигнал) и значение первого проверяемого логического условия Х подается на информационный вхо регистра 12.По заднему фронту очередного импульса (одиннадцатого) с выхода 25.3 значение первого проверяемого логического условия заносится в регистр 12. На последующих выходах распределителя 6 и дешифратор,а 13 (при единичном нулевом) значенииХ устанавливается (сохраняется) единичный сигнал. По очередному тактовому импульсу (двенадцатому) в регистр 12 заносится код второго проверяемого логического условия Х (x,j). Сигналы с выходов дешифратора 13 таким образом указывают по какой ветви осуществляется переход. Адрес перехода, соответствующий проверяемому логическому условию формируется как

персгп| мо 3и р

А мил

де

- немодифицируемые разряды адреса подключенные к входу немодифицируемых разрядов третьего информационного входа коммутаторов 8 адреса;

моЭнср - модифицируемые разряды адреса соединенные с второй группой информационных входов блока 11 коммутацииJ мик младший модифицируемый разряд адреса с выхода мультиплексора 7, соединенный с входом младшего модифицируемого разряда третьего информационного входа коммутатора 8 адреса.

Рассмотрим 8-разрядное поле адреса ля 3-уровневого фрагмента, 8,

S1256024

ь 3 . Таким образом разрядность .5,

2, .1

Значение первого проверяемого логимятадр вх гру

ческого условия. с выхода регистра 12 запишется в первый старший модифицируемый разряд (т.е. шестой, для данного случая); значение второго- проверяемого логического условия Y в седьмой, а значение третьего логического условия X,, с выходя мультиплексора в восьмой.

Если дерево проверяемых логичес ких условий несимметричное (фиг.З) и первое логическое условие Х при нулевом значении оказывается последним, то в формат микрокоманды в поле 1 заносится вторая метка.

При X 0 нулевое значение с выхо 5 блока коммутации кодов логических условий, отличающееся тем,что,с целью повышения быстродействия, оно содержит коммутатор синхроимпульсов, коммутатор меток, блок

да мультиплексора и значение метки

с выхода 31 блока 5 открывают комму- 20 коммутаторов модифицируемых разрядов,

татор 10. Сигнал с выхода коммутатора регистр логических условий, дешифра10 поступает на второй инверсный вход

третьего элемента И 21 и закрывает

тор логических условии, четыре элемента ИЛИ, блок элементов ИЛИ, три элемента И, блок Эо ементов И, одно- вибратор, триггер пуска, причем вход пуска устройства соединен с S-входом триггера пуска, выход которого соединен с входом запуска блока синхронизации, первый выход последнего соего, тем самым запрещает прохождение импульсов опорной частоты на распределитель 6. Этап проверки логических условий закончен. По заднему фронту очередного тактового импульса с выхода 25.2 адрес перехода поступает

25

тор логических условии, четыре элемента ИЛИ, блок элементов ИЛИ, три элемента И, блок Эо ементов И, одно- вибратор, триггер пуска, причем вход пуска устройства соединен с S-входом триггера пуска, выход которого соединен с входом запуска блока синхронизации, первый выход последнего сона информационный вход счетчика 2 ад-30 единен с входом синхронизации региреса и с него на блок 1 памяти микрокоманд, при этом также обнуляются распределитель 6 импульсов, регистр 12 логических условий. Следующим

тактовым импульсом с выхода 25.1 сиг-35 соединены с информационным и перналы микроопераций поступают на выход 29 устройства.

Далее работа устройства осуществляется аналогично описанному.

Формула изобретения

Микропрограммное Устройство для тестового диагностирования и управвым управляющим входами коммутатора синхроимпульсов соответственно, третий выход блока синхронизации соединен с первым входом третьего элемента И, вход кода команды устройства соединен с первым информационным входом коммутатора адреса, выход ко мутатора синхроимпульсов соединен с входом сброса блока синхронизации и

ления, содержащее блок памяти микро- с первыми входами первого и второго

команд, счетчик адресов микрокоманд, регистр микроопераций, блок памяти условий и адресов перехода, блок коммутаций кодов логических условий, распределитель импульсов, мультиплексор, блок синхронизации, коммутатор адреса, причем выход блока кода микроопераций блока памяти микрокоманд соединен с информационным входом регистра микроопераций, выход которого соединен с выходом устройства, вы- ход счетчика адресов микрокоманд соединен с адресным входом блока памяти микрокоманд, выход коммутатора адреса соединен с информационным входом счетчика адресов микрокоманд, группа выходов кодов логических услоВИЙ блока памяти условий и адресов перехода соединена с группой информационных входов блока коммутации кодов логических условий, первый выход которого и вход логических условий устройства соединены соответственно с управляющим и информапионным входами мультиплексора, группа выходов распределителя импульсов соединена с. первой группой управляющих входов

блока коммутации кодов логических условий, отличающееся тем,что,с целью повышения быстродействия, оно содержит коммутатор синхроимпульсов, коммутатор меток, блок

тор логических условии, четыре элемента ИЛИ, блок элементов ИЛИ, три элемента И, блок Эо ементов И, одно- вибратор, триггер пуска, причем вход пуска устройства соединен с S-входом триггера пуска, выход которого соединен с входом запуска блока синхронизации, первый выход последнего соединен с входом синхронизации регистра микроопераций и с входами сброса распределителя импульсов и регистра логических условий, второй и третий выходы блока синхронизации

вым управляющим входами коммутатора синхроимпульсов соответственно, третий выход блока синхронизации соединен с первым входом третьего элемен, та И, вход кода команды устройства соединен с первым информационным входом коммутатора адреса, выход коммутатора синхроимпульсов соединен с входом сброса блока синхронизации и

с первыми входами первого и второго

элементов И, выход первого элемента И соединен с первым входом первого элемента ИЛИ, выход которого соединен с входом синхронизации счетчика адреса микрокоманд, выход второго элемента И соединен со счетным входом счетчика адресов микрокоманд, .вход пуска устройства соединен с входом одновибратора, выход которого соединен с вторым входом первого элег мента ИЛИ, выход признака конца команды регистра микроопераций соединен с первым управляющим входом коммутатора адреса, с первым входом второго элемента ИЛИ, выход которого соединен с вторым входом первого и инверсным входом второго элементов И, выход поля адреса блока памяти микрокоманд соединен с вторым информационным входом коммутатора адреса, с группой входов третьего элемента ИЛИ и с первым входом блока элементов И,

инверсный выход третьего элемента ИЛИ 10 мяти условий и адресов перехода соединены с второй группой информационных входов блока коммутаторов модифицируемых разрядов, группа с первого по (h-1) выходов распределителя им- t5 пульсов соединена с первой труппой одноименных управляющих входов блока коммутаций кодов логических условий и с одноименными входами блока элементов ИЛИ, где п-количество моди20 фицируемьпс разрядов адреса, п-ый выход распределителя импульсов и выходы блока элементов ИЛИ соединены поразрядно с управляющим входом блока коммутаторов модифицируемых разря25 дов, выход поля немодифицируемых

разрядов адреса блока памяти условий и адресов перехода соединен с остальными разрядами третьего информационного входа коммутатора адреса, группа

30 выходов дешифратора логических условий соединена с второй группой управляющих входов блока коммутации кодов логических условий, второй и третий выходы блока коммутации кодов логи35 -ческих условий соединены с первым и вторым информационными входами коммутатора меток соответственно, выход признака конца работы регистра микроопера40 ций соединен с R-входом триггера пуска.

соединен с первым входом четвертого элемента ИЛИ, выход поля метки перехода блока памяти микрокоманд соединен с инверсным входом блока элементов И, вторым управляющим входом коммутатора адреса, вторым входом четвертого элемента ИЛИ, вторым входом второго элемента ИЛИ,выход четвертого элемента ИЛИ соединен с вторым управляющим входом коммутатора синхроимпульсов и с первым инверсным входом третьего элемента И, второй выход блока синхронизации соединен с вторым входом третьего элемента И, выход которого соединен с входами синхронизации распределителя импульсов и регистра логических условий, . выход мультиплексора соединен с информационным входом регистра логических условий, с управляющим входом коммутатора меток- и с младшим разрядом третьего информационного входа коммутатора адреса, выход коммутатора меток соединен с третьим входом второго элемента ИЛИ, третьим управляющим входом коммутатора синхроимпульсов и вторым инверсным входом третьего элемента И, выход блока элементов И соединен с информационным входом блока памяти условий и адресов перехода, группа выходов реги2560248

стра логических условий соединена с группой входов дешифратора логических

условий и с первой группой информациIонных входов блока коммутаторов моди5 фицируемых разрядов, группа выходов которого соединена со старшими раарядами третьего информационного входа коммутатора адреса, выход поля модифицируемых разрядов адреса блока паQ3UZ.i

А-/Г /t-1

ЫШЛПЖЮШ

Кочере /ай Mt/itpOftoftaHffe

фиг.г

Редактор С. Патрушева

Составитель В, Криворученко

Техред Л.Сердюкова Корректор В.Синицкая

Заказ 4824/48Тираж 671

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

фиг.З

Подписное

Изобретение относится к автоматике и вычислительной технике и может быть использовано в устройствах управления и диагностирования дискретных объектов, Целью изобретения является повьшение быстродействия. Устройство содержит блок памяти микрокоманд, счетчик адресов микрокоманд, регистр микроопераций, блок памяти условий и адресов переходов, блок коммутаций кодов логических условий, распределитель импульсов, муль типлек- сор, коммутатор адреса, коммутатор синхроимпульсов, коммутатор меток, блок коммутаторов модифицируемых разрядов, регистр логических условий, дешифратор логических условий, четыре элемента ИЛИ, блок элементов ИЛИ, три элемента И, блок элементов И, од- новибратор, триггер пуска и блок синхронизации. 3 ил. т