Реверсивный счетчик Советский патент 1986 года по МПК H03K23/56 

Изобретение относится к цифровой технике и может быть использовано при построении многоразрядных быстродействующих двоичных реверсивных счетчиков.

Цель изобретения - повышение надежности устройства за счет уменьшения числа межразрядных связей и применения элементов с меньшим коэффициентом объединения по входу без снижения его быстродействия.

На чертеже изображена функциональная схема М-разрядного реверсивного счетчика при К-3.

Реверсивный счетчик содержит 1-1-1-М разряды, каждый из которых, кроме 1-М-го разряда, содержит первый 2 и второй 3 элементы И-НЕ и симметричный, а в 1-М-ом разряде несимметричный Т-триггер, выполненный на двух коммутационных триггерах 4,5 и 6,7 и одном триггере памяти 8,9 в бязисе И-НЕ, с входами первого элемента 2 il-HE разряда соединены шина 10 сложения, единичный выход первого коммутационного триггера и нулевой выход второго коммутационного триггера этого же разряда, а с входами второго элемента 3 И-НЕ разряда соединены шина 11 вычитания, нулевой выход первого коммутационного триггера и единичный выход второго коммутационного триггера этого же разряда, с нулевыми входами и коммутационными-триггерами всех разрядов соединена тактовая шина 12, выходы элементов 2 и 3 каждого разряда, кроме 1-К-1-ГО и 1-К-го разрядов, соединены с нулевыми входами и коммутационных триггеров последуюшего разряда, с нулевыми входами коммутационных триггеров каждого из 1-К-1-го разрядов (например 1-2) соединены выходы элементов 2 и 3 И-НЕ всех предыдущих (1-1) разрядов, выходы элементов 2 и 3 И-НЕ 1-К-го-разряда соединены с нулевыми входами коммутационных триггеров всех последующих 1-К+1 - 1-М-разря- дов, с единичными входами первого коммутационного триггера 1-К-го разряда соединены шина 10 сложения, единичный выход триггера памяти и нулевой выход первого коммутационного триггера первого 1-1 разряда, с нулевыми входами первого коммутационного триггера 1-К-го разряда соединены выходы первых элементов 2 И-НЕ всех предыдущих 1-1 - 1-2 разрядов и выход второго элемента 3 И-НЕ 1-К-го разряда, с единичными входами второго коммутационного триггера 1-К-го разряда соединены шина 11 вычитания, нулевой выход триггера памяти и нулевой выход второго коммутационного триггера первого разряда 1-1, с нулевыми входами второго коммутационного триггера 1-К-го разряда соединены выходы вторых .v/icMPHTOB 3 H-HF liccx предыдущих 1-1-1-2 ,-,Зрядов и выход 11С 1)Н()гг) ;i:iCMeiiTa 2 И-iif: К-1П (, ;;;, v i /uiHH iniiiMi- (ходлии iiep- .Mjf; li nijjio,-i. i4( i tiiuioriiiixx трм1тор;и

ходы первых и вторых элементов 2 и 3 И-НЕ всех предыдущих (1-2) разрядов. Кроме первого 1-1 разряда выходы первого 2 и второго 3 элементов И-НЕ каждого

из разрядов С l-K+1-го по 1-М-2-Й соединены соответственно с единичными входами первого и второго коммутационных триггеров последующего разряда.

Устройство работает следующим образом. Пусть имеет режим сложения, т. е. на

шине 10 присутствует I, а на шине II - О и пусть триггер 8 и 9 памяти разряда 1-К+1 находится в состоянии лог.«0 (на выходе элемента 8 «О), а триггеры памяти 8,9 всех остальных разрядов находятся в состоянии лог.«1 (на выходе элемента 8 «1). В этом случае на выходах элементов 2 разрядов с 1-1 по 1-К-й присутствует «1, а на выходах элементов 2 остальных разрядов - «О. Поэтому при появлении импульса в виде «I на тактовой щине 12 срабатывают эле0 менты 6 разрядов 1-1 - 1-К и устанавливают триггеры памяти 8,9 этих разрядов в состояние «О. Одновременно срабатывает элемент 5 разряда 1-К+1 и устанавливает триггер 8,9 памяти этого разряда в состояние «1. В паузе после тактового импульса на выходе

5 элемента 2 разряда 1-К появляется «О, который блокирует все триггеры разрядов, начиная с 1-К+1-ГО. Лог «1 появится на выходе элемента 2 разряда 1-К лишь после того, как все триггеры памяти 7,8 разрядов 1-1-1-К установятся в состояние логической I. Это произойдет за время, равное () . Т, где Т - период следования импульсов. Поэтому триггеры разрядов 1-K-f 1 - 1-М в течение этого времени будут блокированы «О с выхода 2 разряда 1-К, а в самих разрядах будут происходить следующие процессы.

Лог.«1 с выхода 2 разряда l-K-j-l поступает на вход элемента 4 разряда l-K-f-2. Поскольку на выходе элемента 8 этого же разряда «1, то на выходе элемента 4 появ0 ляется «О, а на выходе элемента 2-«1. Таким образом на выходе элемента 2 разряда 1-К+2 формируется сигнал переноса в следующий разряд 1-К+З и т. д. Задержка сигнала переноса в каждом разряде определяется двумя элементами 4 и 2. Для того,

чтобы сигнал переноса с разряда 1-К+1 успел распространиться до 1-М-го разряда, прежде чем появится «1 на выходе переноса (выход с элемента 2), разряда 1-К необходимо выбирать количество разрядов с 1 -К+1 по 1-М из соотношения () T/ta, где ta - среднее время задержки элементов 4 и 2 разряда. После того, как на выходе 2 разряда 1-К появится «1, то с приходом очередного тактового импульса срабатывают улементы 6 всех разрядов и

5 их триггеры памяти устанавливаются в состояние «О, а схе.ма возвращается в исходное состояние. Аналогичным образом рабо- счетчик в режиме вычитание при уелоВИИ, что на шине 10 «О, а на шине 11 - «1. Если, например, К-3, то предлагаемое техническое решение позволяет построить 25-разрядный реверсивный счетчик с максимально возможным быстродействием Т-триг- гера разряду (1/3 1з). Причем в этом счетчике элементы разрядов с 5 по 25 имеют одинаковый коэффициент объединения, не превышающий 7.

Формула изобретения

Реверсивный счетчик, содержащий в каждом разряде, кроме М-го разряда, два элемента И-НЕ и симметричный триггер, а в М-м разряде несимметричный Т-триггер, выполненный на двух коммутационных триг- герах и одном триггере памяти в базисе И-НЕ, причем с входами первого элемента И-НЕ разряда соединены шина сложения, единичный выход первого коммутационного триггера и нулевой выход второго ком- мутационного триггера этого же разряда, а с входами второго элемента И-НЕ разряда соединены щина вычитания, нулевой выход первого коммутационного триггера и единичный выход второго коммутационного триггера этого же разряда, выходы элементов И-НЕ каждого разряда, кроме (K-l)-ro и К-го разрядов, соединены с нулевыми входами коммутационных триггеров последующего разряда, с нулевыми входами коммутационных триггеров каждого из (K-l)-ro

разрядов соединены выходы элементов И-НЕ всех предыдущих разрядов, вы

0

0 5

0

ходы элементов И-НЕ К-го разряда соединены с нулевыми входами коммутационных триггеров всех последующих разрядов, с нулевыми входами коммутационных триггеров всех разрядов соединена тактовая щина, с единичными входами первого коммутационного триггера К-го разряда соединены шина сложения, единичный выход триггера памяти и нулевой выход первого коммутационного триггера первого разряда, с нулевыми входами первого коммутационного триггера К-го разряда соединены выходы первых элементов И-НЕ всех предыдущих разрядов и выход второго элемента И-НЕ К-го разряда с единичными входами второго коммутационного триггера К-го разряда соединены щина вычитания, нулевой выход второго коммутационного триггера и нулевой выход триггера памяти первого разряда, с нулевыми входами второго коммутационного триггера К-го разряда соединены выходы вторых элементов И-НЕ предыдущих разрядов и выход первого элемента И-НЕ К-го разряда, отличающийся тем, что, с целью повыщения надежности, с единичными входами первого и второго коммутационных триггеров К-го разряда соединены соответственно выходы первых и вторых элементов И-НЕ всех предыдущих разрядов, кроме первого разряда, а выходы первого и второго элементов И-НЕ каждого из разрядов с (К+1)-го по (М.-2)-й соединены соответственно с единичными входами первого и второго коммутационных триггеров последующего разряда.

Изобретение относится к области цифровой техники. Может быть использовано при построении многоразрядных быстродействующих двоичных реверсивных счетчиков. Цель изобретения -- повышение надежности устройства. В устройство, содержащее в каждом разряде, кроме М-го разряда, элементы И-НЕ 2,3 и симметричный, а в М-м разряде несимметричный Т-триггер, выполненный на двух коммутационных триггерах 5,4 и 6,7 и одном триггере памяти 8,9 в базисе И-НЕ, шину 10 сложения, шину 11 вычитания, тактовую шину 12, для достижения цели введены новые функциональные связи. Если, например, К-3, то данное техническое решение позволяет построить 25-разрядный реверсивный счетчик с максимально возможным быстродействием Т-триггера разряда (1/3 ta). Причем в этом счетчике элементы разрядов с 5 по 25 имеют одинаковый коэффициент объединения. Цель изобретения достигается за счет уменьшения числа межразрядных связей и применения элементов с меньшим коэффициентом объединения по входу без снижения его быстродействия. 1 ил. с (Л /-/ 1C сд 00 оо со