Устройство для ввода информации Советский патент 1986 года по МПК G06F3/06 

Изобретение относится к цифровой вычислительной технике и может быть использовано для ввода информации с внешних запоминающих устройств в вычислительную магаину.

Целью изобретения является повышение помехозащищенности устройства,

На фиг. 1 представлена структурная схема устройстваi на фиг. 2-6 - диаграммы работы устройства.

Устройство содержит блок 1 счи - тывания, блок 2 буферной памяти, формирователь 3 импульсов, первый элемент А ИЛИ-НЕ, первый элемент 5 И- НЕ, второй злемент 6 ИЛИ-НЕ, триггер 7, второй элемент 8 И-НЕ, второй элемент 9 И, второй одновибратор 10, элемент 11 ИЛИ, первый одновибратор 12, третий элемент 13 И-НЕ, инвертор 14, второй элемент 15 И, третий элемент 16 И.

Устройство работает следующим образом.

Блок 1 считывания формирует на выходе прямоугольные сигналы, длительность которых выбирается таким образом, чтобы кодовый импульс (фиг. 2б), максимально опережающий синхроимпульс (фиг. 2в), своим задним фрон10

15

20

25

НЕ (фиг, 2ж), которым устанавливается в единичное состояние триггер 7. На единичном выходе триггера 7 появляется сигнал положительной полярности (фиг. 2з), на нулевом - отрицательной полярности (фиг. 2и). Синхроимпульс из блока 1 считывания поступает на вход элемента 11 ИЛИ и с выхода этого элемента поступает на вход триггера входного регистра блока 2 буферной памяти и запоминается в нем (фиг, 2д). Сигнал с выхода элемента 4 ИЛИ-НЕ поступает на третий вход элемента 5 И-НЕ. На первый вход элемента 5 И-НЕ подается разрешающий положительный сигнал, поступающий с выхода блока 2 буферной памяти. Разрешающий сигнал из блока 2 буферной памяти (фиг.2д) берется с единичного выхода триггера входного регистра, на вход которого с выхода элемента 13 ИЛИ поступает синхроимпульс.. Это необходимо для того, чтобы не было ложного появления сигнала на выходе элемента 5 И-НЕ. Разрешающий сигнал из блока памяти инвертируется инвертором 14, с выхода которого он поступает на вход 1 элемента 13 И-НЕ (фиг. 2а).

том надежно перекрывал передний фронт 0 После окончания последнего из кодокодового импульса, максимально (фиг. 2а) отстающего от синхроимпульса. При изображении на фиг. 1 структурной схемы устройства принято, что по шине с номером и поступа- ет синхроимпульс, а по остальными- тинам поступает кодовая информация. С выходов блока считывания кодов импульсы поступают на выходы триггеров входного регистра блока 2 буферной памяти и запоминаются в нем. Кроме того, сигналы с выходов блока 1 счи- тьшания поступают на входы элемента 4 ИЛИ-НЕ. На входы элемента 6 ШШ НЕ тоже поступают сигналы с выходов блока 1. считывания, но без сигнала синхроимпульса. На выходе элемента 4 ИЛИ-НЕ, соединенном с третьим входом элемента 5 И-НЕ, появляется сигнал отрицательной полярности (фиг. 2г), равный по длительности интервалу времени от переднего фронта кодового сигнала (фиг. 2б)максимально опережающего синхроимпульс, до заднего фронта кодового сигнала (фиг. 2а), максимально отстающего от синхроимпульса. Такой же сигнал появляется на выходе элемента 6 ИЛИ

5

0

5

НЕ (фиг, 2ж), которым устанавливается в единичное состояние триггер 7. На единичном выходе триггера 7 появляется сигнал положительной полярности (фиг. 2з), на нулевом - отрицательной полярности (фиг. 2и). Синхроимпульс из блока 1 считывания поступает на вход элемента 11 ИЛИ и с выхода этого элемента поступает на вход триггера входного регистра блока 2 буферной памяти и запоминается в нем (фиг, 2д). Сигнал с выхода элемента 4 ИЛИ-НЕ поступает на третий вход элемента 5 И-НЕ. На первый вход элемента 5 И-НЕ подается разрешающий положительный сигнал, поступающий с выхода блока 2 буферной памяти. Разрешающий сигнал из блока 2 буферной памяти (фиг.2д) берется с единичного выхода триггера входного регистра, на вход которого с выхода элемента 13 ИЛИ поступает синхроимпульс.. Это необходимо для того, чтобы не было ложного появления сигнала на выходе элемента 5 И-НЕ. Разрешающий сигнал из блока памяти инвертируется инвертором 14, с выхода которого он поступает на вход 1 элемента 13 И-НЕ (фиг. 2а).

вых сигналов на выходе элемента 5 И-НЕ появляется отрицательный перепад напряжения (фиг. 2е). Этот перепад поступает на вход формирователя 3 импульсов, из отрицательного перепада напряжения формйрзтотся задержанные импульсы. Эти импульсы с формирователя 3 импульсов поступают на первый управляющий вход блока 2 буферной памяти и на второй вход элемента 16 И. Они используются, например для перераспределения информации, приведения блока 2 и триггера 7 в исходное состояние и т.д. Так как на входах элемента 8 И-НЕ .(фиг.2 д,е,и} и элемента 13 И-НЕ (фиг. 2г, и,о) за рассматриваемый интервал времени не происходит совпадения положительных уровней, на их выходах (фиг. 2к, н) будут поддерживаться сигналы положительного уровня.

Синхроимпульс, поступающий из блока 1 считывания на вход 2 элемента 11 ИЛИ, с выхода этого элемента поступает и на вход одновибратора 12. Одновибраторы 10 и 12.запускаются отрицательным перепадом напряжения на входе при условии, что их вы31

ход в этот момент имеет низкий уровень напряжения.

От заднего фронта синхроимпульса (фиг, 2в; фиг. Зв) одновибратор 12 запускается (фиг. 36). По заднему фронту импульса на выходе одновибра- тора 12 (фиг. 2н фиг. Зб) запускается одновибратор 10 (фиг. 2м; фиг. За). Длительность импульса на выходе одновибратора 10 соответствует следующему равенству:

где tj, - длительность импульса на выходе одновибратора 10; t - длительность синхроимпульС Н

са.

Длительность импульса на выходе одновибратора 12 соответствует следующему соотношению:

0( СН

где to,j - длительность импульса на выходе одновибратора 12;

tj - длительность синхроимпульса;

Т, - период следования синхроимпульсов.

Следовательно к моменту начала синхроимпульса (фиг. 2в; фиг. Зв) на выходе одного одновибратора 12 импульс закончится (фиг. 2н; фиг.Зб) и по заднему фронту этого импульса запустится одновибратор 10 (фиг. 2мJ фиг. За). Как видно из фиг. За, на выходе одновибратора 10 формируется импульс длительностью, равной длительности синхроимпульса, и с тем же периодом следования Т Т, (фиг. За,в). Таким образом, в момент появления синхроимпульса на входе 2 элемента 11 ИЛИ, на вход 1 этого элемента с выхода элемента 9 И поступает сигнал такой же длительности (фиг. 2л), так как на входах 1 и 2 элемента 9 И совпадают высокие уровни (фиг. 2з,м), пЬсту- пающие с выхода 2 триггера и с первого одновибратора.

При появлении ложного синхроимпульса (фиг. Зг; фиг. 4в) он поступает на вход 2 элемента П ИЛИ, за- тем с выхода этого элемента (фиг.4м) ложный синхроимпульс поступает на вход триггера входного регистра блока 2 буферной памяти и запоминается в нем (фиг. 4д). Кроме того, с выхода блока считывания ложный сигнал

6П9374

поступает на вход элемента 4. ИЛИ-НЕ, на выходе которого появляется сигнал отрицательной полярности (фиг. 4г), равный по длительности ложному сиг- 5 налу (фиг. 4в).Сигнал отрицательной полярности с выхода элемента 4 ИЛИ- НЕ поступает на вход 1 элемента 5 И- НЕ. Так как ложный сигнал не поступает на вход элемента 6 ИЛИ-НЕ, на

10 его выходе, соединенном с S-выходом триггера 7, поддерживается высокий уровень (фиг. 4ж). Триггер 7 остается в нулевом состоянии, т.е. на его единичном выходе находится сиг- 15 нал низкого уровня (фиг. 4з), а на нулевом выходе - высокий уровень (фй-f. 4и) , который поступает на

один из входов элемента 8 И-НЕ. На вход 2 элемента 5 И-НЕ и на вход 3 20 элемента 13 И-НЕ с единичного выхода триггера 7 в рассматриваемый промежуток времени поступает сигнал низкого уровня, поэтому на выходах этих элементов сохраняется положительный

25 уровень сигнала (фиг. 4е,н). В момент окончания ложного синхроимпульса (фиг. 4в) на выходе элемента 4 ИЛИ-НЕ появляется сигнал положительного уровня (фиг, 4г). Таким об- 30 разом, после окончания ложного синхроимпульса на входах элемента 8 И- НЕ происходит совпадение положительных уровней сигналов (фиг. 4г,д,е,и) и на его выходе появляется отрицательный перепад напряжения (фиг.4к). С выхода элемента 8 этот уровень до- ступает на вход 2 элемента 15 И, С выхода элемента 15 Н отрицательный перепад напряжения поступает на вто- р рой управляющий вход блока 2 буферной памяти. Второй управляющий вход служит для установки триггеров входного регистра блока 2 в исходное состояние. Следовательно, отрицательным 5 перепадом с выхода элемента 15 И триггеры входного регистра, в том числе и триггер, хранящий ложный синхроимпульс, устанавливаются в нулевое состояние. С единичного выхо- g да триггера, хранящего синхроимпульс, после обнуления на вход 1 элемента 8 И-НЕ поступает сигнал низкого уровня (фиг. 4д). € этого момента на выходе элемента 8 появляется положитель- , ный сигнал (фиг, 4к). Длительность Т отрицательного импульса на выходе элемента 8 (фиг, 4к) определяется следующим образом:

35

12609

t t

где

1 1и-ие

n

к; +t:

(О

ги-и

-ои-иг

УН -не

время переключения выходного сигнала элемента 8 И-НЕ с высокого уровня на низкий;

время переключения триггера входного регистра блока 2 буферной памяти из единичного состояния в нулевое;

время переключения выходного сигнала элемента 8 И-НЕ с низкого уровня на высокий.

Ложный синхроимпульс (фиг, Зг; фиг. 4в) поступает с выхода элемента 11 ИЛИ (фиг. 4м) на вход одновиб ратора 12, Но, так как в этот момен на выходе одновибратора 12 высокий уровень сигнала (фиг. 35; фиг, Дн), ложный сигнал не оказывает никакого воздействия на одновибратор 12.

В случае пропадания синхроимпульса устройство работает следующим образом. Информационные сигналы с h-l выхода блока считывания поступают на входы элемента 4 ИЛИ-НЕ и элемента 6 ИЛИ-НЕ, на выходах которых появятся сигналы низкого уровня (фиг. 5г,ж), равные по длительности промежутку от переднего фронт опережающего импульса (фиг. 5б) до заднего фронта отстающего импульса (фиг. 5а). Отрицательным перепадом с выхода элемента 6 ИЛИ-НЕ устанавливается в единичное состояние триггер 7 (фиг. 5з), на его нулевом выходе появляется низкий уровень (фиг, 5и). Положительный сигнал с единичного выхода триггера 7 (фиг.Зз поступает на вход 2 элемента 5 И-НЕ и на вход 2 элемента 9 И. На вход 1 элемента 9 И с выхода одновибратора 10 поступает в момент ожидаемого по явления синхроимпульса сигнал длительностью, равной длительности синхроимпульса (фиг. За,в; фиг. 5м) На выходе элемента 9 И появляется сигнал (фиг. 5л), который поступает на вход 2 элемента 11 ИЛИ. С выхода элемента 11 ИЛИ (фиг. 5о) сигнал поступает на триггер входного регистра блока,2 буферной памяти, и устанавливает его в единичное сое- тояние (фиг. 5д), На вход 1 элемента 5 И-НЕ поступает разрешающий сигнал с выхода блока 2 бу-

0

5

0

5

5

0

5

0

0

5

37.6

ферной памяти (фиг. Зд). Этот сигнал берется с единичного выхода триггера входного регистра блока 2 бу

ферной памяти, на вход которого поступает сигнал с выхода элемента 11 ИЛИ. После окончания последнего информационного сигнала (фиг. 5а) на выходе элемента 4 ИЛИ-НЕ появляется сигнал высокого уровня (фиг, 5г), На входах элемента 5 И-НЕ совпадают положительные уровни сигналов (фиг. 5г, д,з) и на его выходе появляется отрицательный перепад напряжения (фиг, 5е). Этот перепад поступает на вход формирователя 3 импульсов , В формирователе 3 импульсов из отрицательного перепада напряжения формируются задержанные импульсы. Эти импульсы с формирователя 5 импульсов поступают на первый управляющий вход блока 2 буферной памяти, R-вход триггера 7. Они используются, например, для перераспределения информации в блоке 2 буферной памяти, приведения блока буферной памяти и триггера 7 в исходное состояние и т.д. Так как на входах элементов 8 и 13 И-НЕ рассматриваемый промежуток времени не происходит совпадение положительных сигналов (фиг. 5г,д,е, и,п), то на их выходах поддерживаются сигналы высокого уровня (фиг,5к,р).

При появлении ложного сигнала (фиг. 6а), по кодовым шинам в отсутствии синхроимпульса (фиг. 6в) устройство работает следующим образом. На выходах элементов 4 и 6 ИЛИ-НЕ появляются сигналы с низким уровнем и длительностью, равной длительнор- ти ложного сигнала (фиг. 6г,ж). Триггер 7 отрицательным перепадом с выхода элемента 6 устанавливается в единичное состояние (фиг, 6з). Так как синхроимпульс не поступает, то на выходе инвертора 14 (фиг. 6н) поддерживается сигнал высокого уров|ня. К моменту окончания ложного сигнала на входах элемента 13 И-НЕ совпадают сигналы высоких уровней (фиг. 6г,з,н) и на его выходе появляется отрицательный перепад (фиг. 6к), который поступает на входы элементов 15 и 16 И. На выходах этих элементов появляются отрицательные перепады (фиг. 6л,м), Отрицательный перепад с выхода элемента 15 И поступает на второй управляющий вход блока 2 и устанавливает в

нулевое состояние триггеры входного регистра, в том числе триггер, хра- няпдий ложный сигнал. С выхода элемента И 16 отрицательный перепад поступает на R-вход триггера 7 и уста- навливает его в нулевое состояние. После этого на единичном выходе триггера 7 (фиг. 6з) находится низкий уровень, который поступает на вход элемента 13 И-НЕ, с этого момента на выходе элемента 13 И-НЕ и элементов 15 и 16 И устанавливается высокий уровень сигнала (фиг. 6к,л,м).

ДлительностьL2 отрицательного сигнала на выходе элемента 13 И-НЕ определяется следующим образом:

2 C,J- C5+C+ 0 5

где tj ij jt j - время переключения

элемента 13 И-НЕ из

1 в О и из О в

III II

t°,j, - время переключения элемента 16 И из 1 в

t, -I - время переключения

триггера 7 из 1 в О

Таким образом, введение в устройство элемента ЗИ-НЕ, инвертора и двух элементов 2И позволяет повысить помехозащищенность устройства за счет введения коррекции ощибок.

Формула изобретения

Устройство для ввода информации, содержащее блок буферной памяти, два элемента ИЛИ-НЕ, триггер, два одно- вибратора, два элемеита И-НЕ, эле- мент ИЛИ, формирователь импульсов и первый элемент И, первый вход элемента ИЛИ и входы данных блока буферной памяти, объединенные с соответствующими входами первого и вто- рого элементов ИЛИ-НЕ, являются входами устройства, выходы данных блока буферной памяти являются выходами устройства, управляющий выход подключен к первым входам первого и второго элементов И-НЕ, выход первого элемента И-НЕ подключен к второму входу второго элемента И-НЕ и через формирователь к первому управляющему входу блока буферной памяти, выход элемента ИЛИ подключен к синхро- входу блока буферной памяти и через последовательно соединенные первый и второй одновибраторы к первому вхо ду первого элемента И, выход второго элемента ИЛИ-НЕ подключен к входу установки в единицу триггера, неинвертирующий выход которого соединен с вторыми входами первого элемента И-НЕ и первого элемента И, выход которого подключен к второму входу элемента ИЛИ,выход первого элемента ИЛИ-НЕ соединен с третьими входами первого и второго элементов И-НЕ, инвертирующий выход триггера подключен к четвертому входу второго элемента И-НЕ, отличающееся тем, что, с целью повышения помехозащищенности устройства, в него введены третий элемент И-НЕ, второй и третий элементы И и инвертор, вход которого подключен к управляющему выходу блока буферной памяти, а выход соединен с первым входом третьего элемента И-НЕ, второй и третий входы которого подключены к выходу первого элемента ИЛИ-НЕ и к неинв.ер- тирующему выходу триггера соответственно, а выход - к первым входам второго и третьего элементов И,вторые входы которых соединены с выходами второго элемента ЙЛИ-НЕ и формирователя , выход второго элемента И подключен к второму управляющему входу блока буферной памяти, выход третьего элемента И соединен с входом установки в ноль триггера.

Ф«8. 2

фиг.з

Изобретение относится к вычислительной технике. В изобретении решается задача повышени помехозащищенности устройства. Введение инвертора, элемента И-НЕ элемента И с их связями позволяет повысить помехозащищенность ycTpo iCTBa за счет схемных мер коррекции/ ошибок, осуществляемых перечисленными элементами. 6 ил. N9 О) О ;о со