Устройство для воспроизведения функций Советский патент 1986 года по МПК G06G7/26 

Изобретение относится к автоматике и вычислительной технике и может нлйти применение, в частности, при динамических и вибрационных испытаниях различных конструкций, где требуется строгое соблюдение частоты и амплитуды управляющего сигнала.

Цель изобретения - повышение достоверности фop в poвaния выходных сигналов.

На фиг.1 изображена блок-схема устройства для воспроизведения функций; на фиг.2 - схема цифроаналогового блока аппроксимации; на фиг.З/ схема блока задания параметров функций.

Устройство (фигЛ) содержит блок I задания параметров функций, первый и второй буферные регистры 2 и 3 ординат, ци(|ч5оаналоговый блок аппроксимации 4, регистр 5 цикла, триггер 6, мультиплексор 7, аналого-цифровой преобразователь 8, блок 9 сравнения кодов, буферный и рабочий регистры 10 и И длительности и формы, блок 12 измерения периода, первый и втот рой сумматоры 13 и 14.

Цифроаналоговый блок аппроксимации 4 фиг.2 содержит два рабочих регистра 15 и 16 ординат; управляемый генератор 1 7 импульсов, ревер сивныйI счетчик 18, коммутатор форм 19, группу блоков памяти 20, элемент И 21, элемент ИЛИ 22, переключатель 23, три цифроанапоговых преобразователя 24, 25 и 26, триггер 27.

Блок 1: задания параметров может быть выполнен на микропроцессоре или по схеме (фиг.З), содержащей счетчик 28 адреса, узел 29 запоминания, регистр 30 полуциклов, узел 31 сравнения кодов и счетчик 32 полуциклов. .

Устройство для воспроизведения функций работает следующим образом.

На этапе подготовки по команде , Исходное положение из узла 29 в регистр 2 засылается код ординаты конечной точки первого участка аппроксимации, в регистр 3 - код ординаты начальной точки первого участка, в регистр 10 - код длительности и формы первого участка, а в регистр 30 полуциклов - число полуциклов (если участок не циклический, то число полуциклов равно единице). Регистры 5,11, 15 и 16, счетчики 18 и 28 и триггер 27 обнулены. Таким

образом, в исходном состоянии на выходах преобразователей 24,24 и 26J а следовательно, и на выходе устройства формируются нулевые потенциалы Дпина разрядной сетки узла 29 памяти такова, что информация в регистры 2, 3, 10 и 30 может быть записана одновременно

По команда Пуск(цепи приведения в исходное состояние и запуска устройства на чертеже не изображены) информация с регистра 2 переписывается в регистр 15, а с регистра 10 в регистр II. В результате иа выходе преобразователя 25 формируется потенциал ординаты конечной точки первого участка аппроксимации, на коммутатор фор1Ф1 19 приходит код, обеспечивающий выбор требу емой зоны памяти 20, а на управляемый генератор 17 поступает код длительности первого участка аппроксимации. Так как счетчик 18 обнулен, то на выходе выбранной зоны памяти 20 формируется нулевой код первой ячейки, следовательно, на выход преобразователя 24 передается потенциал начальной ординаты первого участка с преобразователя 26 (в частности нольц). По команде Пуск мультиплексор 7 с помощью триггера 6 переключается S такое состояние, при котором к входу сумматора подключается выход регистра 3, Той же командой запускается блок 12 измерения периода, а триг гер 27 переводится в единичное состояние, снимающее блокировку счетчика 8 и разрешающее прохождение импульсов генератора 17 на счетный вход счетчика 18. Таким образом начинается воспроизведение первого участка аппроксимации выходного сигнала устройства.

В момент завершения первого участка на выходе элемента ИЖ 22 формируется импульсный сигнал, поступающий на вход сброса триггера 27, тактирующий вход триггера 6, вход запуска аналого-цифрового преобразователя 8 и вход блока 12 измерения периода. Триггер 27 блокирует работу счетчика 18, а триггер 6 переключает мультиплексор 7, соединяющий с входом сумматора 13 выход регистра 2 в котором записана ордината конечной точки первого участка. Преобразователь 8 преобразует фактическое значение экстремума в конечной точке первогоучастка в цифровой код, а блок 12 формирует код фактической длительности первого участка (длительности времени между запуском устройства и завершением первого участка, определяемой импульсами с импульсного выхода окончания подинтервалов блока 4J . На выходе сумматора 13 формируется код суммы заданных значений экстремума с выхода регистра 2 и длительности с выхода регистра П, На выходе сумматора 14 формируется код фактических значений того же экстремума и длительности. Блок 9 по .сигналу Конец преобразования преобразователя 8, .поступающему на его управляющий вход с выхода преобразовател 8(не изображено) сравнивает коды заданного и фактического значений сумм экстремумов и длительностей с выходов сумматоров 13 и 14, Если эти коды равны, то на выходе блока 9сравнения появляется импульс, запускающий блок 1 и устанавливающий триггер 27 в единичное состояние Выходной сигнал триггера 27 снимает блокировку со счетчика 18, разрешая формирование следующего участка аппроксимации. Если в момент поступи , ления импульса Конец преобразования КОДЫ на входах блока 9 сравнения не равны Друг другу, то устройство оста навливает работу. Необходимо устранить причину, вызвавшую неравенство названных кодов. Такое сравнение кодов производится после окончания отработки каждого участка функции. Импульсный сигнал с выхода блока 9 приходит .на счетный вход счетчика 32 полуциклов и записывает в нем единицу, свидетельствующую, о нормаль ном окончании участка. Если участок не циклический, то узел 31 сравнивает состояние счетчика 32 с единич ным состоянием регистра 30 и выдает на первом выходе сигнал, который записывает единицу в счетчик 28 адреса и сбрасывает счетчик 32, Код на выходе счетчика 28 изменяется, и из следующей ячейки узла 29 памяти на регистры 2, 3,10 и 30 поступает новая информация о следующем участке Если участок циклически повторяется то узел 31 сравнения выдает на ётором выходе сигнал Цикл, поступающий на регистр 5 и запрещакяций через элемент И 21 блока 4 перезапись информации из буферных регистров 2 и 10 в рабочие регистры 11, 15 и 16. Информация в рабочих регистрах не изменяется, что приводит к генерации циклического сигнала до тех пор, пока на счетчике полуциклов 32 не накопится код, равный заданному числу полуциклов регистра 30. В этом случае узел сравнения 31 выдает на первом выходе сигнал на счетчик 28 адреса и регистра 5, Снимается команда Цикл, и на цифровой выход блока 1 поступает новая информация. В процессе генерации циклического сигнала коды регистров 2 и 3, характеризующие максимум и минимум функции, остаются неизменными. Сигнал с импульсного выхода окончания подинтервалов блока 4 блокирует работу счетчика 18, поступает на блок измерения 12 периода, запускает преобразователь 8 и через триггер 6 переключает мультиплексор 7 таким образом, чтобы к выходу сумматора 13 подключался выход соответствующего из регистров 2 или 3, Результат сравнения с выхода блока 9 аналогично описанному переключает блок 1 и снимает блокировку счетчика 27, По окончании отработки циклической части выходного сигнала вне завияримости от числа экстремумов (четно или нечетного) триггер 6 по установочному входу переводится в такое положение, что через мультиплексор 7 вход сумматора 13 подключается к выходу регистра 3, Этим исключается нарушение синхронности при контроле выходного сигнала устройства. Таким образом, предлагаемое уст ройство за счет исключения ошибокзадания выходного сигнала позволяет обеспечить повьш1ение достоверности его формирования. Формула изобретения 1, Устройство для воспроизведения функций, содержащее блок задания параметров функций, подключенный цифровым выходом к входам буферного егистра ординат и буферного регистра длительности и формы, а выходами признаков цикличности функции - к входам регистра цикла, соединенно- го выходом с входом разрешения передачи данных цифроаналогового блока аппроксимации, подключенного первым .информационным входом к выходу буферного регистра ординат,сигнальным выходом - к выходу устройства, а вто рым информационным входом - к выходу рабочего регистра длительности и фор мы, информационный вход которого соединен с выходом буферного регистра длительности и формы, а вход управления записью - с импульсным выходом считывания цифроаналогового блока аппроксимации, отличающееся тем, что, с целью повышения досто1верности формирования выходных сигналов, в него введены муль типлексор, триггер, аЬалого-цнфровой преобразователь, два сумматора, блок измерения периода, блок сравнения кодов и второй буферный регистр ординат, подключенный ,входом к цифро вому выходу блока задания параметров функции, а выходом - к первому инфор мационному входу мультиплексора, соединенного вторым информационным входом с выходом первого буферного регистра ординат, а управляющим входом - с пряьым выходом триггера, инверсный выход которого подключен к информационному входу триггера, установочный вход - к выходу регистра цикла, вход разрешения записи к импульсному выходу окончания подинтервала цифроаналогового блока аппроксимации, входу блока измерения периода и входу запуска аналого-цифрового преобразователя, аналоговый вход которого соединен с сигнальным выходом цифроаналогового блока аппроксимации, причем входы первого сумматора подключены к выходам мультиплексора и рабочего регистра длительности и формы, входы второго сумматора соединены с выходами аналого-цифрового преобразователя и блока изменения периода, а выходы сумматоров подключены к входам блока сравнения кодов, выход которого соединен с тактовым входом блока задания параметров функций и входу разрешения счета цифроаналогового бло.ка аппр оксимации. 2. Устройство по п.1, о т л и чающееся тем, что цифроаналоговый блок аппрокцимации содерит два-рабочих регистра ординат JT правляемый генератор импульсов, еверсивШ)1Й счетчик, коммутатор, группу блоков памяти, элементы И и ЛИ, переключатель и три цифро-анаоговых преобразователей, триггер, при этом первый и второй рабочие регистры ординат подключены цифровыми входами к первому информационному входу цифроаналогового блока аппроксимации, а входами управления записью - к первому и второму выходам переключателя соответственно, вход переключателя соединен с импульсным выходом считывания цифроаналогового блока аппроксимации и выходом элемента И, подключенного первым входом к входу разрешения передачи данных ци4фоанапогового блока аппроксимации, а вторым входом -к импульсному выходу окончания подинтервала цифроаналогового блока аппроксимации, входу сброса триггера и выходу элемента ИЛИ, входы которого соединены с выходами признаков переполнения и обнуления реверсивного счетчика, подключенного цифровым выходом к адресным входам блоков памяти группы, а счетным входом - к выходу управляемого генератора импульсов, вход которого со.единен с первой группой разрядов второго информационного входа цифроаналогового блока аппроксимации, причем вторая группа разрядов второго информационного входа цифроаналогового блока аппроксимации подключена к входу коммутатора, выходы которого соединены с входами разрешения считывания блоков памяти групгш, подключенных выходами к цифровому входу первого цифроаналогового преобразователя, соединенного выходом с сигнальным входом цифроаналогового блока аппроксимации, а тъгрвым и вторым аналоговыми входами - с выходами второго и третьего цифроаиалогощлх преобразователей соответственно, цифровые входы которых подключены к выходам первого и второго рабочих регистров ординат, при этом триггер соединен установочным входом с входом разрешения счета ци45 оаналогового блока аппроксимации, а выходом - с входом блокировки реверсивного счетчика.

Фиг.г

Изобретение относится к области автоматики и вычислительной техники. Устройство для воспроизведения функций содержит блок задания параметров функций, два буферных регистра ординат цифроаналоговый блок аппроксимации, регистр цикла, триггер, мультиплексор,.аналого цифровой преобразователь, блок сравнения кодов, буферный и рабочий регистры длительности и форьл, блок изменения периода и два сумматора. Повышение достоверности формирования выходных сигналов достигается на основе сравнения заданных и фактических значений сумм длительностей подинт ер валов и узловых значений ординат воспроизводимой функции. Операция сравнения выполняется как для однократных, так и длп циклически воспроизводимых участков функций. При этом аналого-ци(й)овой преобразователь измеряет фактическое узловое значение ординаты на границе подина S тервала, которое суммируется с фак(Л тическим значением длительности, формируекым на выходе блока измерения периода. Полученная сумма сравнивается на блоке сравнения кодов с суммарным значением кода, снимаемого с выхода :рабочего регистра длительности и выхода одного из бу ферных регистров ординат. 1 з.п. ф-лы, 3 ил. СЛ СП

qot/e.3