Устройство для вычитания Советский патент 1986 года по МПК G06F7/50 

Изобретение относится к вь числи- телышй технике и предназначено для вычисления разности двух операндов в прямом коде, определения равенства операндов и передачи операндов на выход устройства в прямом или дополнительном коде и может быть ис- пользовано, например, в устройствах

нормализации изображений.

Цель изобретения - расширение функциональных возможностей устройства за счет передачи операндов на выход устройства в дополнительном коде

На чертеже изображена структурная схема устройства.

Устройство для вычитания содержит п-разря дный сумматор 1, п-разрядный компаратор 2, группу 3 из п элементов РАВНОЗНА НОСТЬ,- группу 4 из п элементов И, группу 5 из п элементов первый 6 и второй 7 элементы ИЛИ, первьш 8, второй 9 и третий 1 элементы ИЛИ,-НЕ, первый 1 1 , второй 1 и третий 13 элементы И, первьм 14 и второй 15 элементы НЕ, элемент РАВНОЗНАЧНОСТЬ 16, входную 17 первого операнда, входную ншну 18 второго операнда, вход 19 задания режима работы устройства, вход 20 разрешения вьщачи результата в обратном коде устройства, вход 21 разрешения вьщачи результата в дополнительном коде, выход 22 устройства, выход 23 знака разности, выход 24 признака равенства.

Устройство для вычитаиия работает следующим образом.

Если на шине 19 задания ре5кима работы устройства и на шине 21 разрешения выдачи результата в дополнительном коде присутствуют сигналы в В1ще логической единицы, то устрой- стон работает в режиме определения разности двух операндов в прямом коде, В этом случае сигнал логической единицы разрешает работу первого 11 и третьего 13 элементов И. На выходах второго 9 и третьего 10 элементов ИШi-HE образуются сигналы в виде логического нуля, которые разрешают работу второго элемента ИЛИ 7 и первого элемента ИЛИ-НЕ 8. На выходе элемента РАВНОЗНАЧНОСТЬ 16 получается сигнал в виде логического нуля.

Если первый и второй операнды не равны по величине, то на выходе компаратора 2, а следовательно, и

5

0

5

0

S

на выходе 24 признака равенства будет присутствовать сигнал в виде логического нуля. На выходе первого элемента И 11, следовательно, будет сиг.нал в виде логического нуля, а на выходе второго элемента НЕ 15 - в виде логической единицы. На вторых входах элементов И группы 4 и первых входах элементов И-НЕ группы 5 будут присутствовать сигналы в виде логической единицы. Таким образом, первый операнд поступает на первую группу входов сумматора 1 в прямом коде, а второй операнд - на вторую группу входов сумматора 1 в инверсном коде.

Если первый операнд по величине больше, чем второй операнд, то-на выходе переноса сумматора 1 будет присутствовать сиг нал в виде логической единицы, которьм через третий элемент И 13 и первый элемент ИШ 6 поступает на вход переноса сумматора 1 и вторые входы элементов РАВНОЗНАЧНОСТЬ группы 3, а через второй элемент И 12 - на выход 23 знака разности. На выходах разрядов сумматора 1 получается разность опе- рандов в прямом коде. Так как на вторых входах элементов РАВНОЗНАЧНОСТЬ группы 3 присутствует сигнал в виде логической единицы, то на выходе 22 разрядов устройства получа- . ется разность операндов в прямом коде.

Если первый операнд по величине меньше, чем второй операнд, то на выходе переноса сумматора 1 будет сигнал в виде логического нуля, который через второй элемент И 12 поступает на выход 23 знака разности, а через третий эдемент И 13 - на третий. вход первого элемента ИЛИ 6. Так как на всех входах первого элемента ИЛИ 6 присутствуют сигналы в виде логического нуля, то на его выходе будет также сигнал в виде логического нуля., который поступает на вторые входы элементов РА ВНОЗНАЧ- НОСТЬ группы 3 и вход переноса сумматора 1 о На выходах разрядов сумматора 1 получается разность операндов в инверсном коде, а на выходе 22 разрядов устройства - в прямом коде.

Если первый операнд равен по величине второму операнду, то на выходе компаратора 2,-а следовательно, и на выходе 24 признака равенства будет сигнал в виде логической единицы. На выходе второго элемента НЕ 15 следовательно, будет сигнал в виде логического нуля, а на выходе первого элемента И 11 - в виде логической единицы. Сигнал в виде логического нуля с выхода второго элемента НЕ 15 блокирует второй элемент И 12. На выходе 23 знака разности получается .сигнал в виде логического нуля .На вы- ходах первого 6 и второго 7 элементов ШШ будут сигналы в виде логической единицы. На выходах первого элемента HJM-HE 8 и первого элемента НЕ 14 присутствуют сигналы в ви- де логического нуля. Следовательно, на первую группу входов сумматора 1 поступает нулевой код, а на вторую группу - инверсный код числа нуль, На выходах разрядов сумматора 1 об- разуется нулевой код, которьм проходит на выходы 22 разрядов устройства.

Если на шине 19 задания режима

работы устройства присутствует сигнал в виде логической .единицы, а на шине 21 разрешения вьщачи результата в дополнительном коде - в виде логического нуля, то устройство работает в режиме определения алгебраической разности двух чисел. В этом случае на выходе элемента РАВНОЗНАЧНОСТЬ 16 получается сигнал в виде логической единицы, которьй через первый элемент ШШ 6 поступает на вторые вхо-. ды элементов РАВНОЗНАЧНОСТЬ группы 3 и вход переноса сумматора 1. На первую группу входов сумматора 1 операн поступает в прямом коде, а на вторую группу входов сумматора 1 - в инверс ном коде. На выходах разрядов сумматора 1 и выходах 22 разрядов устройства положительная разность образуется в прямом коде, а отрицательная - в дополнительном коде, а на выходе 23 знака разности фиксируется знак положительной разности в виде логической единицы, а отрицательной- в виде логического нуля.

Если на шине 19 задания режима работы устройства присутствует сигнал в виде логического нуля, а на шине 21 разрешения вьщачи результата в дополнительном коде - в виде логичес кой единицы, то устройство работает в режиме передачи операндов на выход 22 устройства в прямом коде..

.

, 520 25

30

35

40

45

55

В этом случае сигнал логического нуля с шины 19 задания режима работы устройства блокирует работу первого 1 1 и третьего 13 элементов И и разблокирует второй элемент 11ГШ-НЕ 9,

Если на шмне 20 разрешения выдачи результата в обратном коде устройства присутствует сигнал в виде лог 1ческого нуля, то на выход 22 устройства поступает первьй операнд. На выходе третьего элемента Ш1П-НЕ 10 получается в этом случае сигнал в виде логической единицы, ксгорьа через элемент РАВНОЗНАЧНОС С- 16 и первый элемент 1 ШИ 6 проходит иа вторые входы элементов РАВНОЗНАЧНОСТЬ группы 3,, которые в этом случае не инвертир тот сигнал с выходов разрядов сумматора Is и вход переноса самматора 1, Ка выходе второго элемента ИЛИ-КЕ 9 образуется сигнал в виде логического нуля, а на вы;чоде первого элемента ИЛИ-НЕ 8 - в виде логической единицы , которьм поступает на вторые входы элементов И группы 4, обеспечивая прохождение первого операнда на первую группу входов сумматора 1. На выходе второго элемента ЯПИ 7 получается сигнал /в виде логической единицы, а следовательно, на вьгходе первого элемента НЕ 14,- в виде логического нуля, который поступает на первьге входы элементов И-НЕ группы 5, обеспечивая поступление на вторую группу входов сумматора 1 инверсного кода числа нуль. На выходах разрядов сумматора 15 а следовательно, и на выходах 22 разрядов устройства будет присутствовать первьш операнд в прямом коде

Если на шине 20 разрешения вьщачи результата в обратном коде устройства присутствует сигнал в виде логической единицы, то на выход 22 устройства поступает второй операнд. В этом случае на выходах третьего элемента I-fflM-HE 10 и элемента ЗНАЧНОСТЬ 16 получаются сигналы в виде логического нуля. На выходе первого элемента IlTQi-HE 8 образуется также сигнал в виде логического нуля, которьм поступает на вторые входы элементов И группы 4 и обеспечивает поступление на первую группу входов сумматора 1 нулевого числа. На выходе первого элемента НЕ 14 образуется сигнал в виде логической единицы,

который разрешает прохождение инверсного кода второго операнда на вторую группу входов сумматора 1. На выходе первого элемента ИЛИ 6 получается синал в виде логического нуля. Таким образом, на выходах разрядов ра 1 получается инверсньй код второго операнда, а на выходе 22 разрядов устройства - прямой код второго операнда.

Если на шине 19 задания режима работы устройства и на шине 21 разрешения выдачи результата в дополнительном коде присутствуют сигналы в виде логического нуля, то устройство работает в режиме передачи дополнительного кода операндов на выход 22 устройства. В этом случае сигнал в виде логического нуля с шины 21 поступает на второй вход элемента РАВНОЗНАЧНОСТЬ 16. При передаче первого операнда на выходе третьего элемента ИЛИ-НЕ 10 получается сигнал в виде логической единицы, а на выходе элемента РАВНОЗНАЧНОСТЬ 16 - в вроде логического нуля. Следовательно, на выходе первого элемента ИЛИ 6 будет сигнал в виде логического нуля, который поступает на вход переноса сумматора 1 и вторые входы элементов РАВНОЗНАЧНОСТЬ группы 3. На выходах элементов И-НЕ группы 5 будут сигналы в виде логической единицы, а на выходах элементов И группы 4 будет присутствовать прямой код первого операнда. На выходах разрядов сумматора 1 получается прямой код числа, равного разнор- ти меаду первым операндом и единицей. Следовательно, на выходах 22 разрядов устройства будет присутствовать дополнительньй код первого операнда.

При передаче второго Операида на выходе третьего элемента ИЛЙ-НЕ 10 будет сигнал в виде логического, нуля а на выходе элемента РАВНОЗНАЧНОСТЬ 16 - в виде логической единицы. На выходе первого элемента ИЛИ 6 будет, сигнал в виде логической еди ницы. На выходах разрядов сумматора 1 получается число, равное сумме инверсного кода второго операнда и единицы, т.е. дополнительньй код второго операнда, которьй проходит на выход 22 разрядов устройства.

рмула

изобретения

Устройство для вычитания, содер- жащее п-разрядный сумматор (где п-разрядность операндов), п разряд- ньй компаратор, группу из п элементов РАВНОЗНАЧНОСТЬ, группу из п элементов И, первый и второй элементы ИЛИ, первый, второй и третий элементы ИЛИ-НЕ, первый элемент И, причем первые входы элементов И группы подключены к входам соответствую- цих разрядов первого операнда устройства и к соответствующим входам первой группы входов компаратора, вторые входы элементов И группы подключены к выходу первого элемента ИЛИ-НЕ, входы второй группы компаратора подключены к соответствующим разрядам второго операнда устройства, выходы элементов И группы подключены .соответственно к инфор- Maij iOHHbiM входам первой 1 руппы п-разрядного cyivtMaropa, выходы соответствующих разрядов суммы которого соединены соответственно с первыми входами элементов РАВНОЗНАЧНОСТЬ группы, вторые входы которых подключены к выходу первого элемента ИЛИ, а выходы соединены соответственно с выходами разрядов модуля результата устройства, выход, компаратора соединен с первым входом первого элемента И и выходом признака равенства устройства, второй вход первого элемента И подключен к входу задания режима работы устройства и к первым входам второго и третьего элементов ИЛИ-НЕ, выход первого элемента И соединен с первыми входами первого и второго элементов tLTIi и первого элеме:г;та ШШ-НЕ, второй вход которого соединен с выходом второго элемента liM-HE, второй вход которого соединен с вторым входом второго элемента ИЛИ и выходом третьего элемента ИЛИ-НЕ, второй вход которого соединен с входом разрешения выдачи результата в обратном коде устройства, о т л и- чающееся тем, что, с целью расширения фyнкп Joнaльньrx возможностей за счет передачи операндов на его выход в дополнительном коде, . в него введены второй и третий эле-; менты И, группа из п.элементов И-НЕ элемент РАВНОЗНАЧНОСТЬ, первьй и втйр.ой элементы НЕ, причем выход

второго элемента ИЛИ соединен с входом первого элемента НЕ, выход которого соединен с первыми входами элементов И-НЕ группы, вторые входы которых соединены соответственно с входами разрядов второго операнда устройства, выходы элементов И-НЕ группы соединены соответственно с информационными входами второй груп- пы п-разрядного сумматора, выход переноса которого подключен к первым входам второго и третьего элементов И, вход второго элемента НЕ подключен к выходу признака равенства устройства, а его выход соединен с вторым входом второго элемента И,

Редактор Е.Копча

Составитель М.Есенина

Техред И.Попович Корректор Л.Патай

.6667/42

Тираж 671Подписное

ВНИШШ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

выход которого соединен с выходом знака разности устройства, первый вход элемента РАВНОЗНАЧНОСТЬ подключен к выходу третьего элемента

ШМ-НЕ, а второй его вход - к входу разрешения вьщачи результата в дополнительном коде устройства, выход элемента РАВНОЗНАЧНОСТЬ соединен с вторым входом первого элемента ШШ, третий вход которого соединен с выходом третьего элемента И, второй вход которого соединен с входом задания режима работы устройства, вход переноса п-разркдного сумматора соединен с вторыми входами элементов РАВНОЗНАЧНОСТЬ группы.

Изобретение относится к вычислительной технике и может быть использовано, например, в устройствах нормализации изображений. Цель изобретения - расширение функциональных возможностей за счет передачи операндов на выход устройства в дополнительном коде.Устройство для вычитания содержит п-разрядный сумматор 1, п-ра.з- рядный компаратор 2, группу 3 из п элементов РАВНОЗНАЧНОСТЬ, группу 4 из п элементов И, группу 5 из п элементов И-НЕ, первый 6 и второй 7 элементы ИЛИ, первый 8, второй 9 и третий 10 элементы ИЛИ-НЕ, первый 11, второй 12 и третий 13 элементы И, первый 14 и второй 15 элементы НЕ, элемент РАВНОЗНАЧНОСТЬ 16, входную шину 17 первого операнда, входную шину 18 второго операнда, шину 19 задания режима работы устройства, шину 20 разрешения вьщачи результата в обратном коде, шину 21 разрешения выдачи результата в дополнительном коде, выход 22 устройства, выход 23 знака разности, выход 24 признака равенства, соединенные функционально. 1 ил. О)