Устройство для тестового контроля процессора Советский патент 1988 года по МПК G06F11/28 

Изобретение относится к вычислительной технике и может быть использовано для тестового контроля исправности процессоров цифровых ЭВМ, име- ющих встроенные средства аппаратного контроля правильности их функционирования.

Целью изобретения является повышение достоверности контроля.

На фиг.1 приведены структурная схема устройства для тестового контроля процессора} на фиг.2 - структурная схема блока управления режимами; на фиг.З - структурная схема Влока распределения команд; на фиг.4 - структура информации о командах различных форматов, записываемых в буферный регистр.

Устройство для тестового контроля процессора (фиг.1) содержит первую группу 1 элементов И, К регистров 2 передачи данных, К-1 схем 3 сравнения, К-1 элементов И 4, элемент ИЛИ

14

5, вторую 6, третью 7, четвертую 8 и пятую 9 группы элементов И, элемент НЕ 10,:ч элемент И-НЕ 11, вторую 12, первую 13 и третью 14 группы элементов ИЛИ, блок 15 управления режимами.

,

т .

4084382

чики, первый 36, второй 37, третий 38 и четвертый 39 элементы ИЛИ, первый 40, второй 41, третий 42, четвертый 43, пятый 44, шестой 45, седьмой 46, восьмой 47, девятый 48 и десятый 49 элементы И, первый 50, второй 51, третий 52 и четвертый 53 элементы НЕ, элемент 54 задержки и регистр 55.

Блок 16 распределения команд (фиг.З) содержит первый 56 и второй 57 дешифраторы, первый 58 и второй 59 элементы ИЛИ, первый 60, второй 61, третий 62 и четвертый 63 элементы И, первую 64 и вторую 65 группы элементов И, элемент НЕ 66, сумматор 67, первую 68, вторую 69, третью 70 четвертую 71 и пятую 72 группы элементов ИЛИ, группу элементов 73 задержки и счетчик 74.

Устройство работает в одном из двух режимов: в режиме накопления тестов с вьщачей накопительной информации на внешнее запоминающее уст- 25 ройство (ВЗУ) по сигналу ошибки от средств аппаратного контроля (АК) процессора и в режиме приема информации с ВЗУ и запуска тестов.

Режим накопления и вьщачи тестов

15

20

Изобретение относится к вычислительной технике и может быть использовано для тестового контроля исправности процессоров цифровых ЭВМ, имеющих встроенные средства аппаратного контроля. Цель изобретения - повьппе- ние надежности контроля. Устройство для тестового контроля процессора содержит первую группу 1 элементов И и К регистров 2 передачи данных, К-1 схем 3 сравнения, К-1 элементов И 4, а и 2117 1111 элемент ИЛИ 5, вторую 6, третью 7, четвертую 8 и пятую 9 группы элементов И, блок 18 элементов задержки, элемент НЕ 10, элемент И-НЕ 11, первую 13, вторую 12 и третью 14 группы элементов ИЛИ, блок 15 управления режимами, блок 16 распределения команд, буферный регистр 17. Устройство в процессе рабочего функционирования ЭВМ позволяет запоминать необходимую информацию, а во время технического обслуживания на ее основе адекватно воссоздавать ситуации, в которых неисправности (сбои и отказы) процессора проявились в виде ошибок, обнаруженных аппаратным контролем. Устройство может использоваться для классификации неисправностей (сбой и отказ), для повторения ошибочных ситуаций необходимое при локализации отказа инженерными методами число раз и для проверки качества восстановления (ремонта) процессора. 2 з.п. ф-лы. 4 ил. 1 табл. го гч м}} (1 in сл 4i о СХ) 4 00 00 fut I

35

блок 16. распределения команд, буфер- зо Устанавливается путем подачи нулево- ный регистр 17, блок 18 элементов задержки, вход 19 устройства для подключения к выходной информационной шине контролируемого процессора, вход 20 тестовой информации устройства вход 21 задания количества повторов теста устройства, вход 22 устройства для подключения к выходу конца команды контролируемого процессора, вход 23 устройства для переключения к вы- дп ходу операций контролируемого процессора, вход 24 устройства для подключения к выходу синхронизации контролируемого процессора, вход 25 задания

го сигнала на вход 25 устройства (фиг.1). Запуск устройства осуществляется подачей единичного импульса на вход 26 устройства. Этот импульс через вход запуска блока 15 управления режимами (фиг.2) ..поступает на вход сброса в ноль счетчика 35 и одновременно через элемент И 40 на вход сброса в ноль счетчика 34, устанавливая их в нулевые состояния. Ну- левой сигнал с входа 25 устройства через вход задания режима блока 15 управления режимами запрещает прохождение единичных сигналов через элережима устройства, вход 26 пуска уст-дд менты И 41 и 42 и поступает на вход

ройства, вход 27 устройства для подключения к выходу сигнала аппаратного контроля контролируемого процессора, вход 28 готовности устройства, информационный выход 29 устройства, выход 30 усггройства для подключения к входной информационной шине контролируемого процесса, выход 31 блокировки и тактовьй выход 32 устройства, выход 33 устройства для подключения к входу разрешения контролируемого процессо ра.

Блок 15 управления режимами (фиг.2) содержит первый 34 и второй 35 счет50

55

элемента НЕ 51, единичный сигнал с выхода которого разрешает прохождение импульса запуска через элемент И 40. Так как счетчик 34 устанавлява- ется в нулевое состояние, то на выходе элемента ИЛИ 37 устанавливается нулевое значение сигнала.

Этот сигнал, соответствующий этапу накопления информа.ции тестового набора, через выход режима блока 15 уп равления режимами поступает на вход элементов И группы 1 (фиг.1), запрещая прохождение через них сигналов на входы элементов ИЛИ группы 14, и

Устанавливается путем подачи нулево-

го сигнала на вход 25 устройства (фиг.1). Запуск устройства осуществляется подачей единичного импульса на вход 26 устройства. Этот импульс через вход запуска блока 15 управления режимами (фиг.2) ..поступает на вход сброса в ноль счетчика 35 и одновременно через элемент И 40 на вход сброса в ноль счетчика 34, устанавливая их в нулевые состояния. Ну- левой сигнал с входа 25 устройства через вход задания режима блока 15 управления режимами запрещает прохождение единичных сигналов через элед менты И 41 и 42 и поступает на вход

0

5

элемента НЕ 51, единичный сигнал с выхода которого разрешает прохождение импульса запуска через элемент И 40. Так как счетчик 34 устанавлява- ется в нулевое состояние, то на выходе элемента ИЛИ 37 устанавливается нулевое значение сигнала.

Этот сигнал, соответствующий этапу накопления информа.ции тестового набора, через выход режима блока 15 уп равления режимами поступает на вход элементов И группы 1 (фиг.1), запрещая прохождение через них сигналов на входы элементов ИЛИ группы 14, и

поступает на вход элемента НЕ 10, единичный сигнал с выхода которого разрешает прохождение сигналов через элементы И групп 6 и 9. Нулевой сигнал входа 25 устройства через вход задания режима и выход режима блока 15 управления режима поступает на вход элементов И группы 7, запрещая поступление информации с информацион- IQ кого входа 20 устройства на входы элементов ИЛИ группы 14. Таким образом, на этапе накопления тестовых наборов в первом режиме работы устрой- ства информация в регистр 17 поступа-i5 ет через элементы. ИЛИ группы 13, элементы И группы 6, элементы ИЛИ группы 14 и элементы И группы 8 информационного входа 19 устройства, подключенного к входам регистров процессора, 20 в которые принимается информация (команды, адреса, операнда) по соответствующим микрооперациям. Сигналы данных микроопераций процессора поступают через вход 23 устройства и через 25 элементы ИЛИ группы 12 на входы элементов И группы 8, разрешения прием информации в соответствующие группы разрядов регистра 17 (параллельно с приемом этой же информации на.соот- ЗО ветствукщие регистры процессора, осуществляемым теми же микрооперациями). Подключение входов 18 и 23 устройства к регистрам процессора и выходам

микроопера;ций блока микропрограммного - ничный потенциал, разрешающий дальуправления процессора соответственно и соединение выходов элементов ШШ группы 12 и 13с входами элементов И групп 8 и 6 соответственно осуществляются таким образом, чтобы в регис-дд ции с выхода одной из схем сравнения, тре 17 информация о выполняемых про- Регистры 2 передачи данных реали- цессором командах различного формата зованы на двухступенчатых триггерах.

нейшее распространение единичного сигнала через элементы И 4 до тех пор, пока оно не будет прекращено нулевым сигналом сравнения кодов операзапоминалась в таком ввде, как это показано на фиг.4 (рассмотрение осуществляется применительно к процессору с системой команды ЕС ЭВМ). В зависимости от формата (RR, RX, RS или SS) команд и использования в них регистров различного типа (РОН - регистров общего назначения, РПЗ - регистров с плавакицей запятой) в одних и тех же группах разрядов регистра 17 может запоминаться различная информация. На фиг.4 использованы следующие обозначения: ССП - слово состояния программы, КК - код команды, от, ОП2 - первый и второй операнды, В - значение базового адреса операнда X - значение индекса.

Накопленная в процессе выполнения команды информация из регистра 17 по сигналу окончания выполнения команды поступающему из процессора на вход 2 устройства и проходящему через элемент ИЛИ 5 на вход разрешения приема информации первого регистра 2 передачи данных, передается в этот регистр Одновременно этот сигнал поступает на вход первого элемента И 4.

Если код операции в коде команды на регистре 17, поступающий через элементы задержки блока 18 и через элементы И группы 9 на первые входы схем 3 сравнения, не равен коду операции в коде команды на первом регистре 2 передачи данных, поступающему на второй вход первой схемы 3 сравнения, то на выходе этой схемы появляется единичный сигнал несравнения кодов операции, который разрешает прохождение единичного сигнала на выход первого элемента И 4, откуда он поступает на вход разрешения приема информации второго регистра 2 передачи данных, по которому в него записьша- ется предыдущее значение информации первого регистра 2 передачи данных. Если код операции в коде команды на втором регистре 2 передачи данных не равен коду операции в коде команды на регистре 17, то на выходе второй схемы 3 сравнения удерживается единичный потенциал, разрешающий дальции с выхода одной из схем сравнения, Регистры 2 передачи данных реали- зованы на двухступенчатых триггерах.

нейшее распространение единичного сигнала через элементы И 4 до тех пор, пока оно не будет прекращено нулевым сигналом сравнения кодов опера

прием значений в которые осуществляется по переднему фронту синхроимпульса, а перепись этих значений во вторую ступень и появление их на выходах триггеров - по заднему фронту синхроимпульса. Элементы задержки блока 18 необходимы для того, чтобы код операции, вьтолненной процессором команды, удерживался на входах схем 3 сравнения до завершения процесса распространения единичного импульса через все элементы И 4. Таким образом, регистры 2 передачи данных в совокупности со схемами 3 сравнения и элементами И 4 образуют регистровый

рсуществ11яется последовательная пере514084386

дача информации от предьщущего регнс- элементы ИЛИ группы 14 и элементы И тра к последующему, но только до того группы 1 поступает информация с вы- регистра 2 передачи данных, в котором хода К-го регистра 2 передачи данных, хранится и;1формация о команде с ко- что соответствует этапу вьздачи и цик- дом операции, совпадающим с кодом лической передачи информации в регис- операции в регистре 17. Такой стек, трах 2 передачи данных и регистре 17. содержащий К регистров 2 передачи дан Единичный сигнал с выхода элемен- данных, где К - количество различных та ИЛИ 37 поступает на вход элемента кодов операций в системе, команд про- Q И 45, на второй вход которого посту- цессора, позволяет запоминать по од- пает единичный сигнал с выхода эле- ному экземпляру (последней реализа- мента НЕ 53. При готовности ВЗУ к рации) команды каждого типа,(каждого боте на вход 28 устройства подается кода операции с упорядочением их по единичный сигнал, который, проходя времени вьтолнения процессором), са- 15 через вход готовности блока 15 управ- мая ранняя команда находится в К-м, ления режимами и через элементы И 45 последняя вьтолненная процессором ко- у ИЛИ 39, вычитает единицу из значе- манда - в первом регистре 2 передачи ния на счетчике 34 и через элемент И данных.49 и тактовьй выход блока 15 управлеУстройство, работая в первом режи- 2о ния режимами поступает на выход 32 ме, постоянно обновляет информацию в устройства. Единичный сигнал на выхо- регистрах 2 передачи данных до обна- де 32 устройства воспринимается ВЗУ ружения оамбки средствами АК процес- как сигнал начала работы (в данном сора и поступления соответствующего случае записи). ВЗУ записывает инфор- единичного сигнала на вход 27 устрой- 25 мацию, принимаемую с выхода К-го ре- ства. Этот сигнал через вход ошибки гистра 2 передачи данных через инфор- блока 15 управления режимами (фиг.2) мационный выход 29 устройства. Одно- и через элемент И 43, открытый еди- временно единичный сигнал с выхода ничным сигналом с выхода элемента элемента ИЛИ 39 через выход сдвига НЕ 51, и элемент ИЛИ 36 поступает на зо блока 15 управления режимами поступа- вход начальной установки первого ет на входы элементов ИЛИ 5 и груп- счетчика 34, устанавливая на нем зна- пы 12. Закончив запись информации, чение К (переход к этапу выдачи тес- ВЗУ с имает и вновь ныставляет еди- та на ВЗУ в первом режиме работы уст- сигнал готовности на вход 28 ройства). При этом на выходе элемен- устройства, в результате чего осущё- та ИЛИ 37 появляется единичный сиг- ствляется циклический сдвиг информа- нал. Который через элемент И 44 и вы- ции в регистрах 2 передачи данных и ход блок ировки блока 15 управления регистре 17. Затем вновь по сигналу режимами поступает на вход 31 устрой- готовности ВЗУ из значения счетчика ства, указывая режим записи информа- Q 34 вычитается единица и т.д. до уста- ции для ВЗУ и блокируя работу процес- новки счетчика в нулевое состояние. сора до окончания вьщачи информации Наличие схем 3 сравнения и элементов на ВЗУ. И 4 не препятствует циклической пере-

Единичный сигнал с выхода элемен- даче информации, так как нулевым сиг- та ИЛИ 37 через выход режима блока 15 g налом с выхода элемента НЕ 10 выходы управления режимами поступает на вход элементов И группы 9 удерживаются в элемента НЕ 10 и третьи входы элемен- нулевом состоянии, что соответствует тов И группы 1. Нулевой сигнал с вы- нулевому (отсутствующему в системе хода элемента НЕ 10 запрещает прохож- команд) току операции, дение информации через элементы И. п Когда значение счетчика 34 стано- групп 6 и 9. Нулевой сигнал с входа вится равным нулю, на выходе элемен- режима и единичный сигнал с выхода та ИЛИ 37 появляется нулевой сигнал, элемента НЕ 53 блока 15 управления что соответствует переходу вновь к режимами через выход режима этого этапу накопления тестов первого режи- блока поступают на входы элемента gg ма работы устройства,, при этом снима- И-НЕ 11. Единичный сигнал с выхода ется сигнал блокировки работы процес- элемента И-НЕ 11 поступает на входы сора (выход 31 устройства) и запреща- элементов И группы 1, вследствие чего ется прохождение единичных сигналов на входы элементов И группы 8 через готовности ВЗУ через элемент И 45,

71

Распространение единичного сигнала с выхода элемента НЕ 52 на вход счетчика 35 через элемент И 42 блокируется нулевым сигналом с входа задания режима входа 25 устройства. Регистры 2 передачи данных и регистр 17 вновь содержат ту же информацию, что и в момент обнаружения ошибки средствами АК процессора. Запрещается прием информации через элементы И группы 1 и разрешается прием информации в регистр 17 через элементы И группы 6. При снятии сигнала АК и пуске процес

сора запоминание информации в регист- ig которого блокирует прохождение инфорровом стеке продолжается до следующего обнаружения ошибки средствами АК процессора. Затем вновь осуществляется вьщача накопленной информация на ВЗУ и т.д.

В результате работы устройства в первом режиме в память ВЗУ записывается некоторое количество тестовых наборов, которые впоследствии могут быть приняты в ВЗУ, в регистры 2 передачи данных устройства и регистр 17 и вьшолнены во втором режиме работы устройства.

Режим приема и запуска тестов устанавливается путем подачи единичного сигнала на вход 25 устройства. Процессор должен быть переведен в режим покомандной работы и останова по сигналу АК. На регистр 55 через вход 21 устройства заносится число реализаций каждого тестового набора. Запуск устройства осуществляется подачей единичного импульса на вход 26 устройства, По этому импульсу счетчик 35 устанавливается в ноль, а счетчик 34 единичным импульсом, проходящим через элементы И 41 и ИЛИ 36, устанавливается в состояние К, Значение ноль на счетчике 35 и отличие от нуля значение на счетчике 34 при втором режиме работы устройства является признаком этапа приема тестового набора в ВЗУ на регистры 2 передачи данных и регистр 17,

Так как на выходе элемента НЕ 51 удерживается нулевое значение сигнала, то на выходе элемента И 44 и.

g данных и регистре 17 блокирована. Этап приема завершается, когда на счетчике 34 устанавливается нулевое значение. При этом на выходе элемента ИЛИ 37 появляется нулевой сигнал, закрывающий элемент И 45 и вызывающи появление единичного сигнала на выхо де элемента НЕ 52, которьй, пройдя через элемент И 42, вычитает из значения счетчика 35 единицу, а затем.

следовательно, на выходе 31 устройства также .удерживается нулевой сигнал, означающий отсутствие блокировкиgs пройдя через элемент И 46, разрешает работы процессора и режим чтения ин-.прием на счетчик 35 значения с реги- формации с ВЗУ.отра 55, На выходе элемента ИЛИ 38

Единичный сигнал с выхода элемен-.появляется единичный сигнал, а на

та ИЛИ 37 через выход режима блока 15выходе элемента НЕ 53 - нулевой, за8

управления режимами поступает на вход элемента НЕ 10, нулевой сигнал с выхода которого блокирует прохождение сигналов через элементы И групп 6 и 9. Единичные сигналы с выхода элемента НЕ 53 и с входа задания режима блока 15 задания режима через выход режима этого блока поступают на входы элемента И 7, разрешая прохождение информации с информационного входа 20 на входы элементов ИЛИ группы 14. Эти же сигналы поступают на входы элемента И-НЕ 11, нулевой сигнал на выходе

0

0

мации через элементы И группы 1.

Единичный сигнап с выхода элемента ИЛИ 37 поступает на вход элемента И 45, разрешая прохождение сигнала готовности ВЗУ с входа 28 устройства через вход готовности блока 15 управления режимами, элементы И 45 и ИЛИ 39, Единичный сигнал с выхода элемента ИЛИ 39 вычитает единицу из содер5 жимого счетчика 34 и проходит через элемент И 49 и тактовый выход блока . 15 управления режимами на второй управляющий выход 32 устройства, разрешая начать работу ВЗУ, Одновременно сигнап проходит с выхода элемента ИЛИ 39 через выход сдвига блока 15 управления режимами и элементы ИЖ групп 12 и элемент ИЛИ 5 (фиг,1) на входы элементов И группы 8 и входы разрешения приема в регистры 2 передачи данных, разрешая прием в регистровый стек информации с ВЗУ через информационный вход 20 устройства.

Далее устройство работает аналогично этапу выдачи тестового набора на ВЗУ с той лишь разницей, что производится не запись, а чтение информации с ВЗУ и циклическая передача информации в регистрах 2 передачи

g данных и регистре 17 блокирована. Этап приема завершается, когда на счетчике 34 устанавливается нулевое значение. При этом на выходе элемента ИЛИ 37 появляется нулевой сигнал, закрывающий элемент И 45 и вызывающий появление единичного сигнала на выходе элемента НЕ 52, которьй, пройдя через элемент И 42, вычитает из значения счетчика 35 единицу, а затем.

5

0

0

s пройдя через элемент И 46, разрешает .прием на счетчик 35 значения с реги- отра 55, На выходе элемента ИЛИ 38

прещающий прохождение сигналов через элементы И 45, 46, .и 49. Единичный сигнал с выхода элемента И 42, проходя через элемент ИЛИ 36, вновь устанавливает на счетчике 34 значение К. Ненулевые значения на счетчиках 34 и 35 являются признаком этапа запуска тестов второго режима работы устройства

Единиг1ный сигнал с выхода элемента ИЛИ 38 разрешает прохождение сигналов через элементы И 47 и 48. Единичный сигнал с тактового выхода бло20

30

ка 16 распределения команд через так- ig разрядах кода операции. Признаком использования управляю1цих регистров является значение 1011011 в разрядах 0-6 кода операции. На входы элемента И 62 поступают значения 0-10 разряда кода операции в инвертированном виде (с инверсного выхода соответствующего разряда К-го регистра 2 передачи данных) и второго разряда кода операции в прямом виде. На входы элемента И 25 63 поступают инвертированные значения первого и четвертого разрядов кода операции и прямые значения разрядов О, 2, 3, 5 и 6 кода операции. В соответствии с кодом на счетчике 74 возбуждается определенный выход дешифратора 56. Выходы дешифратора 56 с номерами 1, 6, 15, 22 и 42 соединены с входами элемента ИЛИ 58, поэтому при установке одного из значений О, 2, 8, 16 или 32 на счетчике 34 на выходе элемента ИЛИ 58 появляется нулевой сигнал, который, инвертируясь элементом НЕ 66, разрешает прохождение на счетный вход счетчика 74 через элемент И 61 и импульсный вход блока 16 импульсов с входа 24 устройства, подключенного к выходу генератора импульсов процессора. Счетчик 74 считает до тех пор, пока на нем не установится одно из значений 1, 6, 15, 22 или 42, что соответствует появле- нию единичного сигнала на выходе элемента ИЛИ 58. Алгоритмы рассылки команд представлены в таблице.

товый вход блока 15 управления режимами, элемент И 48 и элемент ИЛИ 39 поступает на вычитающий.вход счетчика 34, вычитая из его значения единицу, и через элемент И 47 проходит на выход записи блока 15 управления режимами (элемент И 47 открыт сигналом, поступающим с первого управляющего входа 22 устройства через вход окончания команды блока 15 управления режимами). Единичный сигнал с выхода записи блока 15 управления режимами через вход записи блока 16 распределения команд поступает на вход разрешения приема информации счетчика 74 (фиг.З). С выхода К-го регистра 2 передачи данных через вход данных блока 16 на элемент ИЛИ 59 поступает код операции, на дешифратор 57 - первые два разряда кода операции, определяющие формат команды, на элемент И 62 - нулевой и второй разряды кода операции, на элемент И 63 - разряды 0-6 кода операции, на элемент И 64 - вся информация из К-го регистра 2 передачи данных. Если код операции отличен от нуля, то на выходе элемента ИЛИ 59 вырабатьтается единичный сигнал, разрешающий прохождение информации через элементы И 60 и 65о

о

Единичный сигнал с соответствующет го выхода дешифратора 57, проходя через элемент И 65, по еденичному сигналу на входе разрешения приема информации счетчика 74 устранавливает его в определенное состояние: если значения разрядов О и 1 кода операции равны 00 (формат RR), то счетчик 74

(toll

35

40

45

50

устанавливается в состояние

ес55

Выходы дешифратора 56, элементов ИЛИ 68 и элементов И 64 скоммутирова- ны таким образом, что импульсы, появляющиеся на выходах дешифратора 56, разрешают вьтолнение пяти групп действий (см. таблицу) по рассылке информации команд в местную память, оперативную память и на регистр слова состояния программы процессора. Oneли - 01 (формат RX), то - в состояние 8, если - 10 (формат RS), то - в состояние 16, если 11 (формат SS), то - в состояние 32. Если код опе

рации нулевой и элеме ЕП И 65 закрыт, то счетчик 74 устанавливается в состояние О. На выходах элементов И 62 и 63 в зависимости от кода операции устанавливаются значения 00, 10 или 01, однозначно определяемьге типом используемых в команде регистров: общего назначения, с плавающей запятой, управляющих регистров процессора соответственно.

Признаком использования регистров с плавающей запятой является наличие нуля в нулевом и единицы во в тором

ig 25

35

g 25

45

50

, 55

Выходы дешифратора 56, элементов ИЛИ 68 и элементов И 64 скоммутирова- ны таким образом, что импульсы, появляющиеся на выходах дешифратора 56, разрешают вьтолнение пяти групп действий (см. таблицу) по рассылке информации команд в местную память, оперативную память и на регистр слова состояния программы процессора. Oneранды и коды команд в оперативную память передаются с выходов элементов И группы 64 через элементы ИЛИ группы 70, Адреса, по которым осуществляется запись этих операндов в ОП, выдаются с выхода накапливающего сумматора 67. Адреса (номера) регистров местной памяти и записываемые в них значения передаются через элементы ИЛИ групп 72 и 71 соответственно.

ССП передается в процессор непосредственно с выходов элементов И группы 64. Стробирующие сигналы записи информации в ОП, местную память и на регистр слова состояния программы выдаются с выходов соответствующих элементов ИЛИ группы 68. Эти сигналы вместе с рассылаемой информацией че рез выход данных блока 16 поступают на второй информационный выход 30 устройства, который подключается к соответствующим регистрам и схемам процессора. Элементы задержки группы

73 введены для того, чтобы при снятии 25 счетчика 34 в ноль. В первом случае

единичного сигнала с одного выхода дешифратора 56 и появлении единицы на следующем его выходе, воспринимаемой как сигнал записи в ОП, МП или ССП, выданная в предьщущий момент времени информация некоторое время удерживалась на-выходах элементов И группы 64. Этого времени должно быть достаточно для записи информации с второго информационного выхода 30 устройства в СП, МП или ССП.

Таким образом, в зависимости от формата команды устройство по одному из пяти алгоритмов, приведенных в таблице, рассыпает соответствующую информацию в регистры и ячейки памяти процессора, которые используются при выполнении этой команды. В последнем такте рассылки информации на счетчике 74 устанавливается одно из значений 1, 6, 15, 22 или 42. При этом на выходе элемента ИЛИ 58 появляется единичный сигнал, блокирующий элемент НЕ 66 поступление импульсов с гене- ратора на вход счетчика 74 через элемент И 61. Этот же сигнал выдается через тактовый выход блока 16 и тактовый вход .блока 15 на вход элемента И 48. Одновременно этот сигнал, если команда имеет допустимый (отличный от нуля) код операции, вьщается через элемент И 60 и вьпсод разрешения счета блока 16 на выход 33 устройства.

разрешая процессору выполнить одну (разосланную) команду.

Единичный сигнал, проходя через элементы И 48 и 1-ШИ 39, вычитает единицу из счетчика 34 (фиг.2) и поступает на выход сдвига блока 15 управления режимами и на вход элемента И 474 Процессор, закончив выполнение команды, выставляет единицу на первом управляющем входе 22 устройства, откуда она через вход окончания команды блока 15 управления режимами, элемент И 47 и выход записи этого же блока поступает на вход записи блока 16 распределения команд, что означает переход к рассьшке информации следующей команды. Оцвиг информации в регистрах 2 передачи данных осуществляется по заднему фронту единичного импульса на выходе элемента И 39.

Рассьтка и вьшолнение команд продолжается либо до появления сигнала АК процессора, либо до установки

процессор останавливается, не закончив выполнения команды, и блокирует работу устройства нулевым сигналом на первом управляющем входе 22 устройства. При установке счетчика 34 в ноль на выходе элемента НЕ 52 появляется единичный сигнал, который осуществляет вычитание единицы из значения счетчика 35 и установку на счетчике 34 значения К. Если значение на счет.чике 35 не равно нулю, то вновь начинается рассыпка и выполнение команд. Если счетчик 35 устанавливается в ноль, то происходит переход к этапу приема с ВЗУ следукщего тестового набора. Элемент 54 задержки использован для того, чтобы при установке счетчика 34 в состоянии К, а счетчика 35 в О счетчик 34 успеп перейти в состояние К и на выход элемента НЕ 52, а следовательно, и на вход другого элемента И 46 приходит единичный сигнал с выхода элемента НЕ 53. Это устраняет возможность самопроизвольной установки на счетчик 35 значения с регистра 55.

Прием очередного тестового набора с ВЗУ, покомандная рассылка и его вы- полнение, заданное (на регистре 55) число раз, продолжается либо до появления сигнала АК в процессоре, либо до перехода ВЗУ в состояние неготовности.

Таким образом, в процессе рабочего функционирования ЭВМ, когда длительные перерывы, связанные с анализом причин ошибок в работе процессора, обнаруженных средствами АК, недопустимы, устройство позволяет запомнить информацию о ходе вычислительного процесса, достаточную для воссоздания условий, в которых неисправности (сбои или отказы) процессора проявляются в виде ошибок, и тем самым осуществить как бы отложенный на удобное время анализ причин этих ошибок. Повторяя зафиксированные ситуации заданное число раз, определяется, была ли вызвана ошибка случайным сбоем или устойчивым отказом некоторых элементов процессора. В последнем случае устройство позволяет повторять ситуацию необходимое для локализации отказа (инженерными методами) число раз. Эти же тесты могут служить эффективным средством проверки качества восстановления (ремонта) процессора.

Программные тесты получаются с помощью устройства автоматически. Получаемый набор тестов настроен на обнаружение именно тех неисправнос-тей, которые имеют место в конкретном экземпляре процессора в конкретных условиях его применения и которые .мешают выполнению конкретного потока задач, решаемьк на данной ЭВМ.

Для быстродействующих процессоров, в которых реализовано совмещение выполнения различных этапов нескольких последовательных команд, регистр 17 устройства должен состоять из нескольких регистров, в которых накапливается информация о командах, Находящихся на различных уровнях их выполнения. Перепись информации из одного регистра в другой в этом случае должна осуществляться по сигналу перехода к следующему уровню вьтолне- ния команд.

Формула изобретения

1, Устройство для тестового контроля процессора, содержащее первую группу элементов И и К регистров передачи данных, где К - количество ко- дов операций в системе команд контролируемого процессора, выход i-ro ре- гистра передачи данных (i 1,(К-1)) соединен с информационным входом

0

15

jo

g-

(i+1)-ro регистра передачи данных, выходы К-го регистра передачи данных соединены с первыми входами элементов И первой группы, отличающееся тем, что, с целью повышения достоверности контроля, устройство содержит с первой по (К-1)-ю схемы сравнения, с первого по (К-1)-й элементы И, элемент ИЛИ, с второй по пятую группы элементов И, блок элементов задержки, элемент НЕ, элемент И-НЕ, с первой по третью группы элементов ИЛИ, блок управления режимами, блок распределения команд и буферный регистр, выход которого соединен с информационным входом первого регистра передачи данных и с входом блока элементов задержки, входы элементов ИЛИ первой группы образуют вход устройства для подключения к выходной информационной шине контролируемого процессора, вьпсоды элементов ИЛИ первой группы соединены с первыми вхо- 25 дами элементов И второй группы, первый разряд выхода задания режима бло- .ка управления режимами соединен с. входом элемента НЕ и с вторыми входами элементов И первой группы, второй разряд выхода задания режима, блока управления режимами соединен с первыми входами элементов И третьей группы и с первым входом элемента И-НЕ, третий разряд выхода задания режима блока управления режимами соединен с вторыми входами элементов И третьей группы и с вторым входом элемента И-НЕ, выход которого соединен с третьими входами элементов И первой группы, первые входы элементов ИЛИ второй группы образуют вход устройства для подключения к выходу операций контролируемого процессора, выходы элементов ИЛИ второй группы соединены с первыми входами элементов И четвертой группы, выходы которых об- разуют информационный вход буферного регистра, выходы элементов И третьей группы соединены с первыми входами элементов ИЛИ третьей группы, выходы которых соединены с вторыми входами элементов И четвертой группы, первые входы элементов И пятой группы образуют выход блока элементов задержки, выход элемента НЕ соединен с вторыми входами элементов И второй и пятой групп, первые группы входов с первой по (К-1)-ю схем сравнения соединены с выходами элементов И пятой группы.

30

35

40

45

50

- 1

лторяя Г рупп.ч вхолоп i-и схемы с.рлр- неиия с выходямн i-ro регистра передачи дапт-гх, FUiixcvi схемы сравнения соединен с первым входом i-po элемента И, выходы с лерворо по (К-2)-н элементов И соединены с вторыми входами соответственно с второго по (К-1)-й элементов И, выход i-ro элемента И соединен с входом разреше- ния (i+1)-ro регистра передачи данных, выход элемента ИЛИ соединен с вторым входом первого элемента И и с входом разрешения первого регистра передачи данных, вход признака окон- чания команды блока управления режимами и первый вход элемента ИЛИ подключены к входу устройства для подключения к выходу конца команды контролируемого процессора, выход сдвига блока управления режимами соединен с вторым входом элемента ИЛИ и с вторыми входами элементов ИЛИ второй группы, вход готовности устройства подключен к входу готовности блока уп- равления режимами, тактовый выход и выход блокировки блока управления режимами являются соответственно тактовым выходом и выходом блокировки устройства, входы задания режима, пус- ка и кода количества повторов теста блока управления режимами являются соответственно входами задания режима, пуска и задания количества повторов теста устройства, вход признака ошибки блока управления режимами является входом устройства для подключения к выходу сигнала аппаратного контроля контролируемого процессора, третьи входы элементов И третьей группы образуют вход тестовой информации устройства, выходы К-го регистра передачи данных образуют вход данньпс блока распределения команд и информационный выход устройства, синхровход блока распределения: команд является входом устройства для подключения к выходу синхронизации контролируемого процессора, выход данных и разрешающий выход блока распределения команд являются выходами устройства для подключения соответственно к входной информационной шине и к входу разрешения контролируемого процессора, выход признака записи блока управления режимами соединен с входом записи блока распределения команд, тактовый выход которого соединен с тактовым входом блока управления режимами, выходы

Q д о 5 Q

5

0

5

:i816

тлемситон И первой группы соединены с вторыми входами элементов ИЛИ третьей груипы, третьи входы которых соединены с яыходями гэлемектов И второй группы.

того элементов И, выход четвертого элемента НЕ соединен с входом элемента задержки, с вторым входом шестого элемента И, с первым входом десятого элемента И и является третьим разрядом выхода задания режима блока, первый и второй входы четвертого элемента ИЛИ соединен с выходами соответственно шестого и девятого элементов И, выход четвертого элемента ИЛИ соединен с счетным входом первого счетчика, вторыми входами восьмого и десятого элементов И и является выходом С ДВ1;га блока, выход первого элемента И соединен с входом установки в О первого счетчика, выходы восьмого и девятого элементов И являются соответственно выходом записи; и тактовым выходом блока, третьи входы шестого и восьмого элементов И и второй вход девятого элемента И являются входами соответственно готовности, признака окончания команды и тактовым входом блока,

U

разрешения которого является входом записи блока, выходы счетчика соединены с входами первого дешифратора, выходы которого соединены с входами

Р

Вьщача номера регистра первого операнда (Р1) и значения первого операнда (ОПУ)

Запись в местную память (МП), сброс сумматора

Вьщача номера регистра второго операнда {Р2) и значения второго операнда (0112), кода команды (КК) и ее адреса (АКом) на вход сумматора Выдача слова состояния программы (ССП), вьщача сигнала Прибавить на сумматор Запись ССП в ОП и МП

Qg

0843818

первого элемента ИЛИ и с входами элементов ИЛИ первой группы, выходы которых через элементы задержки группы соединены с первыми входами элементов И первой группы, выходы которых соединены с входами элементов ИЖ второй, третьей, четвертой и пятой групп, выход первого элемента ИЛИ соединен с первым входом первого элемента И, через элемент НЕ - с первым входом второго элемента И: И является тактовым выходом блока, выходы элементов И первой группы, выходы третьего и четвертого элементов И, выходы сумматора и выходы элементов ИЛИ первой, третьей, четвертой и пятой групп образуют выход данных блока, выходы элементов ИЛИ второй группы соединены с входами сумматора, входы второго элемента ИЛИ, входы второго дешифратора, входы третьего и четвертого элементов И и вторые входы элементов И первой группы образуют вход 25 данных .блока, выходы второго дешифратора соединены с первыми входами элементов И второй группы, выходы которых образуют информационный вход счетчика, выход второго элемента ИЛИ соединен с вторыми входами элементов И второй группы и с вторым входом первого элемента И, второй вход второго элемента И является синхровходом блока, выход второго элемента И соединен со счетным входом счетчика, выход первЬго элемента И является разг1 решающим выходбм блока.

20

30

35

8Выдача Р1, ОП1, КК, АКом и сброс сумматора

9Сигнал Прибавить на сумматор, запись в МП

едоустиыйод пераии

10 11

Запись в ОП

Сброс сумматора, выдача на его входы смещения (СМ2)

12Сигнал Прибавить на сумматор, выдача базы (В2) на вход сумматора

13Сигнал Прибавить на сумматор и вьща- ча индекса (Х2) на вход сумматора Вьщача ОП2 и ССП, сигнал прибавить на сумматор

Запись в ОП и ССП

14 15 16

Вьщача РЗ и ОПЗ, КК и АКом, сброс сумматора

17Сигнал прибавить на сумматор, запись в МП

18Запись в ОП

19Сброс сумматора, вьщача СМ2 на вход сумматора, вьщача Р1 и ОП1

20Сигнал Прибавить на сумматор, запись в МП и вьщача Р2 на вход сумматора

21Сигнал Прибавить на су мматор и вьщача ССП и ОП2

22Запись в ОП и ССП

32Вьщача КК и АКом, сброс сумматора

33Сигнал Прибавить на сумматор

34Запись в ОП

35Сброс сумматора, вьщача СМ1 на вход сумматора

36Сигнал прибавить на сумматор и вьщача В1 ,.

37Сигнал Прибавить на сумматор, выдача ОП1 и ССП

38Запись в ОП и ССП

39Сброс .сумматора и вьщача СМ2 на его входы

40Сигнал Прибавить на сумматор и вьщача В2

41Сигнал Прибавить на сумматор и вьщача ОП2

42Запись в Ш

О Действия отсутствуют

1

то же

то же

fa.n

; fji,ii

9utt

..±P±...J

S/l.1,.10,11 S.5.n

X