Устройство для отображения и хранения информации телевизионного изображения Советский патент 1986 года по МПК G06F13/16 

Изобретение относится к устройствам для отображения и хранения инфор мации телевизионного изображения (кадра) , использующи)м запоминающие устройства, к которым имеет доступ компьютер. Целью изобретения является повышение быстродействия за счет того,, что время обращения компьютера существенно короче длительности телевизионной строки, посредством чего достигается высокая скорость информа ционного потока на и от компьютера, т.е. длительность полного описания изображения (кадра) становится короче. I На фиг. 1 схематично представлен экран монитора (электронно-лучевой трубки) с разложением по горизонтали и вертикали; на фиг. 2 - то же, с четырьмя наиболее значащими адресными битами; на фиг. 3 - память, необходимая для описания видимой площади изображения (кадра); на фиг. 4 трансформация запоминающих областей на фиг. 5 - блок-схема устройс.тва; на фиг. 6 - схема блока модификации адреса; на фиг. 7 - схема устройства с вариантом исполнения блока памяти Устройство (фиг. 5) содержит цент ральный тактовый генератор 1, блок 2 синхронизации, адресньш генератор 3, блок 4 сопряжения, коммутатор 5 адреса, мультиплексор 6, блок 7 модификации адреса, блок 8 памяти, блок 9 управления памятью, коммутатор 10 информации, регистр 11 сдвига, цифроаналоговые преобразователи 12 и 13, адресную шину 14, управляющий вход 15 коммутатора адреса, информационную шину 16, вход 17 мультиплексора 6. Блок 7 содержит мультиплексор 18. На фиг. 1 показана видимая площадь изображения экрана телевизионно го монитора (электронно-лучевой труб ки) . Эту полезную отображающую площадь необходимо сопоставить с ассоциированной памятью. Если есть надобность сохранить стандартное отношение изображения 4:3 при почти иден тичном разложении по горизонтали и вертикали, то соответствующие ячейки памяти надо сопоставить с каждой ви димой растровой строкой, т.е. верти кальное разложение должно быть равн некоторой растровой линии. Во время обратного хода при смене кадра стро ки не видны, следовательно, количество видимых растровых строк оказываЭтся меньше полного числа растровых строк в любом изображении. Если используется стандартное изображение в 625 строкj то эффективность использования изображения оказывается достаточно высокой, когда емкость памяти соответствует 576 горизонтальным строкам., Если принято фиксированное отношение 4:3 между вертикальным и горизонтальным размера1чи изображения, горизонтальное разложение составляет 768, что равно максимальному числу вертикальных столбцов, которые можно отобразить на экране. Действительно, при выборе этого числа соблюдается соотношение 4:3, поскольку количество растровых точек в строке равно 768 12 X 64, а в столбце равно 576 9 X 64. Если не требуется обеспечение такого детального разложения, то без существенного изменения конструкции системы можно добиться вдвое более крупного разложения в обоих направлениях при вчетверо меньшей емкости памяти, в которой количество растровых точек в строке равно 384 12x32, а в столбце равно 288 9 х 32. Как показано на фиг. 1, 768 различимых состояний по горизонтали можноопределить посредством десяти двоичных адресов, и дополнительные десять ДВОИЧНЫХ; адресов необходимы для определения 576 различимых состояний по вертикали. Девяти адресов недостаточно для определения всех состояний по вертикали, поскольку девять двоичных адресов могут определить максимум 2 512 состояний, что меньше требуемого количества 576. Казкдая элементарная точка телевизионного монитора, обладающего памятью, определяется, следовательно, значениями десяти адресов по горизонтали и десяти адресов по вертикали. Предположим, что Xjj, X р ... .Xg и Хд обозначают адреса по горизонтали, 1 , У. ,... ,У0 и Yq - адреса по вертикали соответствуюш 1Х элементарных растровых точек,, среди которых наименее значащими адресами являются Х и У , а наиболее значаш;ими - Х и У . На фиг. 2 представлена видимая площадь изображения, разбитая в горизонтальном нацравлении на 12 и в вер31тикальном направлении на 9 элемента ных областей. Каждая из этих элемен тарных областей имеет прямоугольную форму и содержит 64 растровых точки в каждом из двух направлений, т. всего 64 точки. Из принятия двоичной адресной системы следует, что внутри каждой из этих элементарных областей соответствующие растровые точки определяются наименее значащи ми щестью битами адресов по горизон тали и вертикали, т.е. адресам Х, ;,,...,Xj по горизонтали и адресами УО , У, ,...,У. по вертикали . Выбор одной требуемой из этих элементарны областей обеспечивается заданием наиболее значащих четьфех адресных битов. На фиг. 2 вдоль верхнего и левого краев проставлены числовые значения адресов элементарных областей и ассоциированы с двоичными значениями соответствующих значащих четьфех адресов Х, Х, Xg и У, по горизонт,али и адресов У , У , Уц и У, по .йертикали. Если эти двоичные адреса считываются в виде двоичных чисел, то значения этих чисел являются координатами соответствующих элементарных областей. На фиг. 3 аналогично фиг. 2 представлены элементарные области, каждая из которых содерлонт 64x64 точки, числовые значения элементарных областей также проставлены вдоль верхнего и левого краев полной площади. Числам, являющимся адресами по вертикали, предшествуют двоичные значения .ассоциированного наиболее значащего бита Уо адреса по вертикали. I В силу того, что известные запоминающие устройства имеют целое число адресных входов, использование об ласти памяти, описывающей площадь изображения с отношением 4:3, неэффективно. Если адресация элементарны областей (каждая из которых ;одержит 64 точки) выполняется в предположеНИИ, что область является единичным объектом, то для каждого направления требуются четыре адресных бита, а из соответствующей запоминающей емкости определяемой 16x16 таких единичных областей, только 9x12 областей содержат полезную информацию. На фиг. 3 пунктирной линией отмечена половина всей запоминающей емкости, которая может быть адресована по вертикали посредством трех би- 10тов вместо требуемых четьфех. На фиг. 4 такая область памяти позволяет осуществлять адресацию по верт икали посредством трех битов и по гори-, зонтали посредством четьфех битов. Такая память может быть реализована запоминающими устройствами, емкость которых составляет половину в сравнении с той, которая требуетоя для описания площади, представленной на фиг. 3. Названные вьш1е три бита по вертикали фактически иллюстрируют использование девятибитного адреса по вертикали, поскольку полный адрес дополнительно содержит шесть наименее значащих адресных битов, которые необходимы для определения адреса внутри соответствующих элементарных областей. Если сравнить фиг. 3 и 4, видно, что нижняя строка элементарных областей (т„е. последние 64 строки видимого изображения) опущена на фиг.4. Эта последняя строка областей может быть разбита на три поля: А, В и С, причем каждое из них ассоциировано с с информа1№1ей фактического изображения, требующей описания в памяти. На фиг. 4 видно, что поля А, В и С можно разместить в первых трех строках последних четырех горизонтальных областей. Адрес по горизонтали своими четырьмя битами может определить шестнадцать горизонтальных областей, из которых только двенадцать требуется для фактически существуюш х элементарных областей. Остающиеся последние четьфе пустые ячейки памяти можно использовать для описания полей А,В и С. Как видно из фиг. 4, при при таком распределении последние четыре ячейки из последних пяти строк памяти остаются пустыми. Между площадью изобрежения (фиг.2) и фактической запоминающей емкостью (фиг. 4) можно установить соответствие посредством модифицированных адресов. Адресация элементарных растроых точек выполняется по десяти гоизонтальным и десяти вертикальным дресам, т.е. всего по двадцати адреам, и эти адреса определяют соответтвующие растровые точки, когда устойство находится под управлением омпьютера. Такой способ адресации есьма нагляден, т.е. адресащж) можно росто проследить, а программы, постоенные на таких адресах, просто про5 12 верить Фактическая адресация памяти, однако, происходит лишь после модификации названных выше наглядных адресов, именуемых также адресами изображения, Модификация адресов изображения осуществляется блоком модификации адреса (фкг, 6), содержащим мультиплексор, имеюи1;ий восемь входов и четыре выхода, а также управляющий выбором вход SEL, управляемый битом У, адреса по вертикали. Восемь входов получают биты Xg и Xq адреса по.горизонтали и биты У , У-, и Уд адреса по вертикали. С четырех выходов снимаются биты х и Xg модифицированного адреса по горизонтали и биты У и У-, модифицированного адреса .по вертикали. Назначением блока модификации адреса является преобразование элементарных полей А, В и С в полях памяти, представленных на фиг. 4. При сравнении фиг. 3 и 4 видно, что когда бит Уд адреса по вертикали равен нулю (0), сканирование изображения (кадра) происхоидт в верхних восьми строках областей и нет надобности в модифкадии адресов. Когда значение бита У, адреса по вертикали становится равным 1, то. требуется выполнение модификации. Как видно на фиг 4, в последних четырех областях с адресами по горизон тали (справа) этой памяти наиболее значащие биты Х и Xg адресов по горизонтали имеют значение 1. Если во время адресной модификации в случа Уд значение адресов Xg и Х изменяется на 1, то, таким образом, сфор мированные адреса определяют последние четыре области по горизонтали этой памяти, когда электронный луч сканирует поля А,В.и С по девятой строке областей. ля поля А характерно, что на про тяжении его существования значения битов Xg и Xq адресов по горизонтали одинаково равны О. Из этого. . следует, что названная выше модифика ция адресов по горизонтали преобразует поле А в поле А (фиг. 4). Бит Уд не участвует в формировании адрес этой памяти. Во время сканирования поля В следует принять специальные меры, чтобы модифицированные адреса определяли поле В , показанное на фиг, 4. На фиг. 3 видно, что для поля в бит Хд 0 адреса по горизонтали имеет значение 1. На фиг. 4 модифицированное, поле В имеет адрес по вертикали, в котором У 1. Блок 7 модификации адреса удовлетворяет это условие, обеспечивая равенство Х„ У, если I 1- . Аналогично, когда электронный луч сканирует поле С, модифицированный адрес должен определять поле С . Для поля С истинным является то, что Xg 1 (фиг, 3). В поле с должно удовлетворяться условие У 1. Блок 7 обеспечивает удовлетворение этого условия. . . Блок 7 модификации адреса изменяет наименее значавще шесть горизонтальных и вертикальных адресов X, ,...Х5 и У(,,,,, посредством которых внутри соответствующих элементарных областей определяют ячейки памяти, ассоциированные с соответствующими растровыми точками. Адресной модификации не подвергаются адреса б т и Xg. Модифицированные адреса сведены в таблицу УП 1 Если используется блок модификации адреса, то наиболее значащий бит Уа адреса по вертикали не передается для дальнейшего использования, поскольку основная роль этого адресного бита заключается в должном управлении процессом модификации адресов. Это объясняет, почему только девятнадцатибитные адреса следует

ассоциировать с адресными входами фактической памяти при общем числе адресов изображения 20, При использовании двадцати адресов изображения работа и программирование остаются простыми для выполнения и визуального контроля, при этом модификация адресов экономит половину от требующейся запоминающей емкости.

Центральный тактовый генератор 1 (фиг. 5) формирует тактовые импульсы с частотой следования около 15 кГц, адресный генератор 3 в ответ на тактовые импульсы формирует адреса по горизонтали и вертикали, необходимые для адресации памяти. Адресная шина 14 содержит адресные линии, по которым передаются адреса Х,,...,Ха по горизонтали и адреса У, ,...,Уд по вертикали. Блок 2 синхронизации формирует синхронизирующие импульсы для телевизионного монитора, которые привязаны по фазе к адресам изображения и смешиваются с выходными видеосигналами, формируемыми устройством, с целью создания стандартной последовательности составного видеосигнала. 1. .

Коммутатор 5 адреса состоит из небольшого числа (один из двух) мультиплексоров. Выход коммутатора 5 адреса в зависимости от логического значения управляющего сигнала, поступающего на его управляющий вход 15, формирует логические значения сигналов, управляющих либо первой, либо второй группой входов. Вторые входы коммутатора 5 адреса соединены :С внешним компьютером или терминалом (не показан). Отображающий монитор и компьютер поочередно получают доступ к блоку 8 памяти устройства. Способ адресации блока 8 памяти аналогичен для обоих из этих случаев. Адреса отображаемых растровых точек всегда определяются состоянием адресной шины 14 адресного генератора 3. Обращение к памяти, инициируемое внешним компьютером, определяется адресом, пересылаемым от компьютера через блок 4 сопряжения. С целью различения адресов, поступающих от компьютера, и нормальных адресдв изображения компьютерные адреса по горизонтали и вертикали обозначены АХ,, АХ ,.. .АХ, и АУ, , АУ ,. .. ,АУ, ,

Компьютер имеет доступ к памяти только в ,определенные рабочие фазы.

которые выполняются соединением входа Разрешен доступ по адресу блока 4 сопряжения с одной из адресных линий, например с линией Хд адресов 5 по горизонтали адресного генератора 3.

Блок 9 управления памятью задает блоку 8 памяти должные режимы работы (режим записывания или режим 0 считывания). В рабочем режиме, когда между коммутатором 10 информации и телевизионным монитором установлена связь, коммутатор 10 подсоединен непосредственно к промежуточной памя ти, Которая может быть реализована в предпочтительном варианте в виде регистра 11 сдвига, управляемого по линиям наименее значащих адресов (XQ, Х , Х и Xj) по горизонтали и 0 выполняющего преобразование параллельного кода в.последовательный. Последовательный выход регистра 11 сдвига соединен с цифроаналоговым преобразователем 13, который вьщает на свой аналоговый выход считанные из памяти величины в форме аналогового напряжения.

Устройство упрощает считывание внешних видеосигналов из блока 8 памяти. В этом случае подходящие схемы (не показаны) обеспечивают то, что видеосигналы, подлежащие записыванию, поступают синхронно с адресами по горизонтали и вертикали этого устройст5 на. По аналоговым сигналам, поступающим на вход Видеосигнал, аналоге-. цифровой преобразователь 12 формирует цифровые сигналы, поступающие на последовательный вход регистра 11 сдвига, 0 Режим записывания устанавливается компьютером через блок 4 сопряжения и блок 9, В этом случае информация, входящая в последовательной форме в регистр 11 сдвига, может быть запи- 5 сана через коммутатор 10 информации, в параллельной форме в блок 8 памяти, получающий сигнал Записывание разрешено.

0 На протяжении периодов обращения компьютера другая выходная группа коммутатора 10 информации работает как продолжение информационной шины 16, Эта выходная группа состоит из сово5 купности параллельных битовых линий, соединенных с входами мультиплексора 6. Последний имеет управляющий состоянием вход 16, и логическое состояние последнего определяет выбор входа, который подсоединяется к информа ционной линии блока 4 сопряжения. Названное выше соединение между информационной линией и информационной шиной 16 предназначено для обеспечеНИН двунаправленной передачи информа ции, благодаря чему компьютер способен выполнять записьшание и считывание из блока 8 памяти. Предлагаемое устройство может запоминать шесть битов информации по каждому адресу. Это означает, что память составлена из шести запоминающих элементов, управляемых параллельно, и эти элементы, соединенные с информационной шиной 16, могут передавать сигналы, соответствуюйще выходной информации длиной р шесть битов. Согласно шестибитовой информа ционной единице цифроаналоговьш преобразователь 13 может обеспечить 2 64 ступеньки градации или, если используется цветной дисплей, 64 раз личных цвета на экране монитора. В последнем случае стандартный RGB сигнал должен быть сформирован по выходному сигналу цифроаналого-вого преобразователя 13, Устройство работает следуюш;им образом. При соблюдении условий, описанных Bbmie (фиг. 1-4), во время сканирования каждой телевизионной растровой строки может быть отображено 768 растровых точек (если используется по вышенная степень разложения). Что касается видимой части растровой строки, то длительность каждой раст . ровой точки составляет около 66 не. Длительность периода тактовых импул сов, формируемых центральным тактовы генератором 1, составляет около 66 н и по этим тактовым импульсам адресн генератор 3 формирует адреса по вер тикали и горизонтали. Адреса по горизонтали формируются подходящим делением тактовых импульсов на последовательные степени числа 2, и длительность периода адре са Хд по горизонтали равна длительности тактовых импульсов. В динамических памятях с произвольным порядком обращения запоминающие элементы представляют собой конденсаторы. Потери в этих конденjcaTopax необходимо компенсировать, по крайней мере, по истечении каждого периода в 2 мс. Эта операция называется восстановлением (обновлением) . Если обновления по истечении периода в 2 мс не происходит, то записанная информация оказывается утерянной. Адресующая система спроектирована таким образом, что первая половина адресных битов используется по сигналу Стробирование адресов строки, обозначенному RAS, и вторая половина используется по сигналу Стробирование адресов столбцов, обозначенному CAS. Для обновления достаточно, чтобы первая половина адресных битов была использована либо для записывания, либо для считывания в повторяющиеся интервалы, которые короче 2 мс. Количество адресных входов динамической памяти с произвольным порядком обращения составляет половину числа битов, необходимых для их полной адресации. Полная адресация происходит в два последующих момента На первом шаге совместно с установкой сигнала RAS, т.е. первой группы из смеси адресных битов, и на втором шаге совместно с CAS-сигналом вторая группа из семи адресных битов должна подсоединяться к адресным входам. Сигнал Записывание разрешено можно устанавливать совместно с формированием CAS-сигнала. Если сигнал Записывание разрешено отсутствует, устанавливается режим считывания. Вслед за установкой адреса по истечении определенной задержки оказывается доступной считываемая информация, и в режиме записывания информация вводится (в память) после истечения соответствующей задержки, отсчитываемой после установки адреса. -Эта задержка составляет значительную часть длительности обращения к динамической памяти и обычно равна 150-300 не. Стоимость динамической памяти возрастает с укорочением длительности обращения. При использовании известных интегрированных компонентов удельная стоимость памяти на единицу хранимой информации минимальна, если применять динамические памяти с накопительными емкостями 16Кх1 битов, предпочтительно 64Кх1 битов. Ниже описана работа предпочтительного варианта осуществления устройства для случая, когда память 180 составлена из нескольких динамических памятей с накопительной емкост 16Кх1 битов, адресуемых параллельн Для адресации памяти с такой емкос требуется 14 битов. На выходе адресного генератора 3 формируются адреса Х, Х ,..,,Х по горизонтали и адреса УО ,У, , ... ,Уо по вертикали (всего двадцать адресов). Каждая адресная комбинация поставлена в соответствие с элемен тарными растровыми точками в видим площади изображения. Из двйдцати входных адресных линий блок 7 модификации адреса беспр пятственно пропускает сигналы тольк по девятнадцати, поскольку именно столько битовых линий оказьшается достаточным для адресации заданного числа 768x576 растровых точек. Динамические запоминающие злемен ты, образующие блок 8 памяти, можно адресовать посредством 14 битов. 0с тдльные пять адресных линий нельзя непосредственно использовать для ад ресации этой памяти. Если блок В памяти составлен из 2 32 запоминающих элементов и каждый обладает накопительной емкостью 1бКх1 битов, то остальные пять битов следует использовать для выбора заданного зап минающего элемента. Ниже описано вьтолнение устройст ва, в котором считывание из памяти для отображающего монитора происходит синхронно со сканированием элек тронного луча, обновление запоминающих элементов производится внутри заданных максимальных периодов длительностью 2 мс и в то же время ком пьютер обладает свободным доступом ко всем ячейкам памяти-. I На фиг. 7 иллюстрируется схема устройства с вариантом исполнения блока 8 памяти. Предположим, в каждои растровой точке хранится лишь один .бит. Если большее количество информации.Д;олжн о храниться дпя соответствующих растровых точек, необходимо увеличить количество запоминающих элементов. Запоминающие элементы блока 8 памяти сгруппированы в два блока: В а и Bfc, каждый из которых содержит пару групп запоминающих элементов, причем каждая группа содержит п восемь элементов. По принятому в телевидении правилу сканирования чередующимися полукадрами следует, что две соседних строки, которые располагаются рядом на видимом изображении, ассоциированы с раздельными полукадрами, следующими один за другим. Продолжительность каждого полукадра составляет 20 мс. Если это сопоставить с адресами по вертикали,показанными на фиг. 1 и 2, видно, что значение О адреса Уд по вертикали определяет первые полукадры, а значение 1 этого адреса определяет вторые полукадры. В соот-. ветствующих запоминающих блоках 8а и 8в одна группа из восьми запоминающих элементов ассоциирована со значением У 0, а другая группа - со значением УО 1. Блок 9 организован таким образом, что в зависимости от значения У -он использует одну из этих двух групп. Внутри блоков шестнадцать запоминающих элементов соединены параллельно. Поскольку адрес У используется для выбора требуемой группы запоминающих элементов, то остается лишь четыре адреса, которые должны быть распределены, поскольку соответствующие запоминающие элементы можно адресовать посредством четьфнадцати битов. Различие между соответствующими блоками Во и 8Ь заключается в том, что блок Ва хранит информацию, ассоциированную с растровыми точками. обладающими адресом Х 1 по горизонтали, в то время как второй блок В& хранит информацию для точек, обладающих адресами Хд О по горизонтали. С точки зрения адресации блоки За и ВЬ можно считать адресуемыми параллельно, хотя фактически коммутатор 5 адреса и коммутатор 10 информации подсоединяют соответствующие блоки поочередно к телевизионному монитору или блоку 4 сопряжения, соединенному с компьютером. Если Xj 1, коммутатор 5 адреса соединяет адресный генератор 3 через блок 7 q с адресными линиями верхнего блока 8а. В этом случае восемь запоминающих элементов считываются параллельно иа блока В q и считанная информация записывается в восемь параллельных ячеек регистра 11 сдвига через коммутатор 10 информации. В то же время блок 4 сопряжения вьздает адреса АХ О на компьютер и коммутатор 5 адреса открывает адресные линии, идущие от блока 4 через 13 12 блок 7Ь на запоминающие элементы нижнего блока 8Ь. Информационные линии запоминающих элементов блока 8fe коммутируются коммутатором 10 информации с мультиплексором 6, Когда значение Х изменяется на О, функциональные роли с необходимостью меняются, т.е. адресные и информационные линии верхнего блока 8q должны быть закоммутированы с блоком 4 и нижний блок 8 в памяти должен быть закоммутирован с монитором. Следовательно, эти блоки поочеред но коммутируются либо с компьютером, либо с монитором в зависимости от состояния Х,, ив течение каждого из этих подключений имеет место операция записи или считывания информации что соответствует пересылке информации длиной в 8 битов. Очевидно, описанная выше поочередная коммутация блоков может не вы полняться, если, отдельные блоки содержат щестнадцать параллельных запо минающих элементов, которые различаются в соответствии со значением У,, . В таких случаях, однако, требуется одновременное выполнение коммутации и пересыпки шестнадцати битов, а соз дание и согласование шин с высоким количеством битов нежелательно (учитывая стоимость). При любом значении величин, представленных на фиг. 3, соогветст)зующие группы длиной в 8 битов оказываются присутствующими на параллельных входах сдвига регистра 11. Как следу.ет из принятого способа адресации, каждый период Х, состоит из 8 полных периодов XQ. Если регистр 11 сдвига тактируется импульсами частотой ZX (с временными периодами около 66 не) информация, записанная параллельно . в регистр 11 сдвига, выдвигается в цифроаналоговьш преобразователь 13 (фиг. 5) и монитор получает обновлен ную информацию каждые 66 не. Вместо регистра 11 сдвига можно использоват мультиплексор с восемью входами и одним выходом, если он будет устанав ливаться адресами Х, X, и У,, Из названных вьше четырех оставшихся ад ресных битов на управление выбором между блоками вьщелен один бит, например бит Х, и по-прежнему остающиеся три адресных бита используются для управления преобразованием из па раллельного кода в последовательный, 0 выполняемым регистром 11 сдвига или мультиплексором. Поскольку блоки поочередно коммутируются с регистром 11 сдвига, соответствующие блоки оказываются доступными со стороны компьютера в каждый полупериод Х, Очевидно, если блок 8 памяти выбирается с больщей запоминающей емкостью и более 14 битов выделяется для определения адреса в ней, тогда проблема распределения памяти значительно упрощается, поскольку еще меньщее количество адресных битов должно быть использовано для преобразования параллельного кода в последовательный, т.е. длина регистра сдвига может быть уменьшена. Другой вариант осуществления можно предложить для случая, когда достаточно понижена степень разложе- ния. При вдвое более крупном разложении в обоих направлениях (в сравнении с принятым выще эталонным) схема устройства (фиг. 7) может быть модифицирована так, что отпадает необходимость дублирования запоминаЮ1ЦИХ элементов в блоках памяти, соответствукнцих значениям Уд , поскольку оба полукадра содержат идентичную информацию, а также частота тактовых импульсов может быть снижена вполовину от значения, которое она имеет при детальном разложении. При такой модификации достаточно пересылать параллельно четыре бита вместо восьми от памяти и на нее. При таком разложении необходимый объем памяти составляет, следовательно, одну четверть от объема необходимого при более крупном разложении. Постоянное обновление динамических запоминающих элементов может быть обеспечено посредством рационального распределения 14 битов адресации памяти. Каждый адрес, вьщавае а1й совместно с RAS-сигналом, должен появляться внутри повторяющихся интервалов (периодов, которые короче 2 мс). Из адресов по горизонали адреса.Х,, X,, Х,, и X, ,, -1 лд не используются для непосредственной адресации запоминающих элементов. Остальные адреса изменяются в каждой линии, и в силу распределения модифицированных адресов (4 и 6) в линиях, ассоциированных с адресами Уд О по вертикали, не каждое значение адреса Х по вертикали используется; кроме того, применекие адреса Xg нецелесообразно, поскольку только эти адреса можно использовать для осуществления обновления , которое производится в периоды менее 2 мс. Предпочтительное распределение фактических адресов памяти представлено ниже для запоминающих элементов емкостью 1бКх1 битов каждый. Адреса памяти, устанавливае- мые совместно с RAS-сигнапами, след ющие: Х, Х, Х, Х и У , У , У . Из этих адресов адреса по горизонта ли могут принимать любое комбинатор ное значение в каждой телевизионной строке, и наименее значающий адрес Уд по вертикали появляется, по край ней мере, в каждой восьмой телевизионной строке, т.е. обладает периодом следования в 512 мкс. С применением этих адресов требование обновления памяти хорошо удовлетворяется поскольку обновление производится внутри допустимого интервала в 2 мс Адреса памяти, устанавливаемые со местно с CAS-сигналами, следующие: У, и У: Ag, Лд 4 S J.6 остальных адресов, У предназна чен для блока 7,55 определяет дейст венность групп блоков 8аи 8Ь (в соответствии со сменой полукадров), XQ, X, и Xg применяются для управления преобразованием параллельного кода в последовательньй, X., вначале используется для управления выбором между блоками памяти, а затем для управления очередностью доступа к памяти компьютера и отображадащего монитора. I Блоки памяти 8о|И 8Ь могут быть разбиты на две части с управлением групп четырех запоминающих элементов параллельно. Если коммутация адресов и -информации между группами осуществляется посредством адреса Х, то длина преобразованного из параллельного в последовательный кода может быть сокращена до двух битов, т.е. регистр сдвига может содержать .лищь четыре ячейки. В этом случае, однако цикл памяти групп памяти, управляемый в соответствии с различными значениями адреса У должен быть сдвинут во времени на один цикл, чтобы обеспечивался достаточный временной интервал между ними для беспрепятственного доступа к компьютеру., Преимущество такого выполнения устройств состоит в том, что информационные ли

НИИ, несущие четыре бита, можно использовать вместо информационных линий на восемь битов (как на фиг. 5 и 7), что обеспечивает экономию материальных средств.

Формула изобретения Устройство для отображения и хра- нения информации телевизионного изображения, содержащее блок памяти, центральный тактовый генератор, адресный генератор, блок синхронизации, блок сопряжения, блок управления памятью коммутатор адреса, блок модификации адреса и коммутатор информации, причем выход центрального тактового генератора соединен с входом адресного генератора, первый выход которого соединен с входом блока синхронизации, адресные,выходы группы выходов блока сопряжения соединены с первой группой информационных, входов коммутатора адреса, выход которого соединен с входом блока модификации адреса, выход которого соединен с ад- ресньм входом блока памяти, вход-выход которого соединен с первым информационным выходом-входом коммутатора информации, отличающееся тем, что, с целью повьшения быстродействия, оно содержит мультиплексор, регистр сдвига и два цифроаналогового преобразователя, причем, вторая группа информационных входов коммутатора адреса соединена с адресными выходами группы выходов адресного генератора и с первым входом блока сопряжения, второй вход и выход которого соединены соответственно с выходом мультиплексора и первым входом блока управления памятью, второй вход которого соединен с вторым выходом адресного генератора, управляющие выходы группы выходов адресного генератора соединены с управляющими входами коммутатора адреса, коммутатора информации и регистра сдвига, тактовый вход которого соединен с первым выходом блока управления памятью, второй выход которого соединен с управляющим входом блока памяти, группа входов ультиплексора соединена с группой ыходов блока сопряжения, а информаионный вход-выход мультиплексора оединен с вторым информационным выодом-входом коммутатора информации, , ретий информационный вход-выход коорого соединен с первым информацион-

ным. вькодом-входом регистра сдвига, выход которого через первый цифроаналоговый преобразователь соединен с видеовыходом устройства, видеовход

которого через второй цифроаналоговый преобразователь соединен с вторым информационным входом регистра сдвига.

Изобретение относится к устройству для отображения и хранения информации телевизионного изображения, использующему запоминающее устройство, к которому имеет доступ компьютер. Целью изобретения является повышение быстродействия. Устройство для отображения и хранения информации телевизионного изображения использует память, доступную для компьютера, в котором память содержит элементы динамической памяти с произвольным порядкомобращения, орга- низованные в блоки памяти, обращение к которым производится в последовательные циклы. Адресные входы запоминаюпщх элементов управляются адресным генератором через блок модификации адреса и коммутатор адреса. Блок модификации адреса модифицирует адреса изображения, формируемые адресным генератором, в соответствии с требованиями к адресам со стороны блоков памяти. Коммутатор адреса соединен одновременно с предопределенными адресными линиями адресного генератора и адресными линиями блока сопряжения, обеспечивая соединение с компьютером. Информационная шша памяти соединена с коммутатором информации, выходы ко-. торого соеднинены с преобразователем I параллельного кода в последовательный, роль которого выполняет регистр СО сдвига, и с мультиплексором блока сопряжения. Управление коммутаторами адреса и информации осуществляется посредством младших значащих битов адресов по горизонтали. Благодаря специфичности управления часть блоto ков памяти оказьюается постоянно соединенной с компьютером, а другая их sj часть - с отображающим устройством (дисплеем), и эти соединения цикли(;о чески изменяются. Этот способ управления обеспечивает постоянное обновление динамических памятей с произвольным порядком обращения, и устройство оказьшается в состоянии квазипостоянного соединения с дисплеем см и компьютером. 7 ил.

(О)

о

575

0000000111 I

о о 1 1 1 i оо о о

о 1 I о о 1 t оо м

f о 1 о 1 о 1 о1 о 1

123456789Ю 11

(383) 767 X.

Фиг.1

Ф14г.2

О 1 234 S 6 7 а 9 to 11 «Zf3 (4 tS 16

v

n.

Yff

5EL

S

Xg OOOOOOODl1iiifi

Xg 00001 1110000M11 XyOOMOOllOOl 10011 Xg 010 010fOf010lOi

I I 2 I 3 I

xk

Фиг.5

e

Фиг.В Фаг. 7 АО, Х,Х2 j(3-V30a .