Устройство для синхронизации вычислительной системы Советский патент 1987 года по МПК G06F1/04 

Изобретение относится к вычислительной технике и может быть использовано при построении вычислительных систем на базе нескольких однотипных цифровых вычислительных машин . .

Целью изобретения является повышение надежности синхронизации вычислительной системы.

На фиг.1 приведена схема устройства; на фиг.2 - временная диаграмма работы устройства в режиме конг- роля синхронности; на фиг.3- временная диаграмма работы устройства в режиме подсинхронизации при положительной величине несинхронностиi на фиг.4 - временная диаграмма работы устройства в режиме подсинхронизации при отрицательной величине несинхронности.

Устройство содержит задающий генератор. 1, счетчики 2 и 3, регистр 4, дешифраторы 5 и 6, элементы И 7 группы 8, элементы И 9 группы 10, селекторы 11 группы 12, триггеры 13 и 14, элементы И 15-19, элементы ИЛИ 20, элемент НЕ 21, селектор 22, вход 23 сигнала несинхронности устройства, стробирующий вход 24 устройства, вход 25 сигнала точного времени общей системы отсчета устройства, выходы 26 устройства.

Устройство синхронизирует каждук) ЦВМ вычислительной системы с сигна- лами точного времени плавно-с дискретом в один такт частоты работы задающего генератора 1 .

Старший разряд регистра 4 является знаковьм разрядом величины несинхронности.

При подожительном знаковом разряде величины несинхронности (старший разряд регистра 4 равен нулю) режим подсинхронизации проводится путем уменьшения цикла вьфаботки и управляющих сигналов на величину длительности одного такта (- ut) частоты задаюп;его генератора 1.

При отрицател ьном знаковом разряде величины несинхронности (старший разряд регистра 4 равен единице) режим подсинхронизации проводится путем увеличения цикла выработки управляющих сигналов на величину длительности одного такта (+A.t) частоты задающего генератора 1.

Устройство работает следующим образом.

Задающим генератором 1 формируется серия тактовых импульсов, которая поступает на счетньш вход счетчика 2, По состояниям счетчик 2 на выходах дешифратора 5 при синхронном режиме работы устройства формируется «п выходных сигналов, а в режиме подсинхронизации устройства - () или (vn-i-l) выходных сигналов. Режим под0 синхронизации устройства определяется отсутствием полного обнуления всех разрядов счетчика 3. В зависимости от состояния старшего разряда регистра 4 посдений (п-й) сигнал на

5 выходе элемента ИЛИ 20 вырабатывается по принятию счетчиком 2 состояния (trt-l) или Hi или (w+1). Выходные сигналы 1,2 ..., п-2, п-1, п через выходы 26 устройства поступают на уп0 равляющие входы ЦВМ вычислительной системы. По появлению последнего (п-го) сигнала на выходе элемента ИЛИ 20 производится уменьшение на единицу содержимого счетчика 3 (до полного его обнуления) и обнуление счетчика 2, т.е. переход на следующий цикл вьфаботки управляющих сигналов .

В режиме подсинхронизации устройства цикл выработки управляющих сигналов изменяется на величину длите- хгьности одного такта (+(it) работы задающего генератора 1. При этом количество управляющих сигналов в цик5 ле остается неизменным, т.е. последний управляющий сигнал цикла формируется на (м-1)-м или ()-M значении счетчика 2.

0 Узел управления режимом контроля синхронности устройства содержит элементы И 7 группы 8, т;риггеры 13 и 14, элементы И 18, 19, селектор 22. В исходном состоянии триггера

5 13 и 14 обнулены.

Рассмотрим работу устройства в режиме контроля синхронности на временной диаграмме (фиг.2).

В момент времени t, во время

0 появления сигнала несинхронности по входу 23, сигнал поступает на еди- . ничный вход триггера 14. При этом триггер 14 устанавливается в единичное состояние, инверсный выход

5 которого запрещает выработку управляющих сигналов на выходах элементов И 9 группы 10. Прямой выход триггера 14 устанавливает все разряды счетчика 3 в нулевое состояние,

0

т.е. прекращается режим подсинхро- низации.

В момент времени t,, во время появления первого сигнала точного, времени общей системы отсчета по входу 25, сигнала точного времени общей системы отсчета, сигнал через селектор 22, элемент И 19 поступает на единичный вход триггера 13 и через элемент ИЛИ 20 на обнуляющий вход счетчика 2, т.е. переход на следующий цикл выработки управляющих сигналов.

JB период времени от t , до лы вьфаботки управляющих сигналов являются постоянными ().

В момент времени t , во время появления второго сигнала точного времени общей системы отсчета по входу 25, сигнал через селектор 22, элемент И 18 поступает на нулевые входы триггеров 13 и 14. По данному сигналу накопленная величина несинхронности из счетчика 2 через элемент И 7 группы 8 переписывается на регистр 4 и хранится там до следующего сигнала несинхронностн. Сигнал

с выхода элемента И 18 поступает также через элемент ИЛИ 20 на обнуляющий вход счетчика 2, т.е. переход на следующий цикл вьфаботки управляющих сигналов. Снимается запрет на вьфаботку управляющих сигналов на выходах элементов И 9 г руппы

10 и обнуляющий сигнал счетчика 3. После этого абсолютная величина несинхронности из регистра 4 через

селекторы 11 группы 12 переписывается в счетчик 3 (при нулевом значении старщего разряда регистра 4 --в

прямом коде, а при единичном его знаении - в обратном коде).

Во время режима контроля синхронности ydтpoйcтвo использует только два последовательно поступающих снг нала точного времени по входу 25, а в остальное время - сигналы времени из ЦВМ по входу 24, эквивалентные сигналам точного времени общей систе мы отсчета.

Рассмотрим работу устройства в режиме подсинхронизации при положительной величине несинхронности (фиг.З).

В момент времени t ,, во время появления сигнала времени ЦВМ по стробирующему входу 24, по сигналу с выхода селектора 22 величина не

х

12919534

синхронности, полученная в режиме контроля синхронности, в прямом коде из регистра 4 через селекторы 11 группы 12 переписывается на счетчик 5-3, и начинается режим подсинхрониза- ции устройства.

0

В период времени от t, до t циклы выработки управляющих сигналов являются постоянными (). в кон 0 -це цикла выработки управляющих сигналов на (tn-l)-M выходе дешифратора 5 формируется сигнал, который через элементы И 15, ИЛИ 20 и И 17 поступает на вычитающий вход счетчика 3.

5 При этом производится уменьшение его содержимого на единицу. Сигнал с выхода элемента ИЛИ 20 поступает на об- нуляющий вход счетчика 2, т.е. переход на следующий сигнал выработки и

0 yпpaвJГIЯющиx сигналов. Сигналы с выхо дов элементов И 9 группы 10 через выходы 26 устройства поступают на управляющие входы ЦВМ вычислительной системы.

В момент времени t на вычитающий вход счетчика 3 поступает последняя единица, т.е. все разряды счетчика 3 обнуляются. Режим подсинхронизации устройства на этом прекращается.

В момент времени t на (т-1)-м выходе дешифратора 5 формируется сигнал, который не поступает на вход элемента ШШ 20 из-за нулевого состояния счетчика 3, т.е. отсутствия

5 сигнала на выходе элемента НЕ 21.

В момент времени t нат-м выходе дешифратора 5 формируется сигнал, который через элементы И 16, ИЛИ 20 поступает на обнуляющий вход счетчи0 ка 2, т.е. переход на следующий цикл выработки управляющих сигналов.

При синхронном режиме работы устройства циклы выработки управляющих сигналов являются постоянными ().

Синхронный режим работы устройства продолжается до появления сигнала времени ЦВМ по стробирукнцему входу 24. .Далее работа.устройства происходит аналогично.

50

Рассмотрим работу устройства в режиме подсинхрйннзации при отрицателы- ной величине несинхронности (фиг.4). В момент времени t во время по- 55 явления сигнала времени ЦВМ по стробирующему входу 24, по сигналу с выхода селектора величина несинхронности, полученная в режиме контроля синхронности, в обратном коде из

начинается режим подсинхронизации устройства.

В период времени от t , до t, циклы выработки управляющих сигналов являются постоянными (). . Сигнал на (|п-1)-м выходе дешифратора 5 не поступает на вход элемента ИЛИ 20 из-за единичного состояния старшего разряда регистра 4,

В момент времени t на т-м выко- де дешифратора 5 формируется сигнал который не поступает на вход элемента ИЛИ 20 из-за нулевого состояния счетчика 3, т.е. отсутствия сигнала на выходе дешифратора 6.

В конце цикла выработки управляющих сигналов на (т+1)-м выходе дешифратора 5 формируется сигнал, который через элементы ИЛИ 20, И 17 поступает на вычитающий вход счетчика 3. При этом производится уменьшение его содержимого на единицу. Сигнал с выхода элемента ИЛИ 20 поступает на обнуляющий вход счетчика 2, т.е. переход на следующий цикл выработки управляющих сигналов. Сигналы с выходов элементов И 9 группы 10 через выходы 26 устройства поступают на управляющие входы ЦВМ вычислительной системы.

В момент времени t на вычитающий вход счетчика 3 поступает послед няя единица, т.е. все разряды счетчика 3 обнуляются. Режим подсинхро- низации устройства на этом прекра- щается.

В момент времени t наm-м выходе дешифратора 5 формируется сигнал который через элементы И 16, ИЛИ 20 поступает на обнуляющий вход счет- чика 2, т.е. переход на следующий цикл вьфаботки управляющих сигналов

При синхронном режиме работы устройства циклы вьфаботки управляющих сигналов являются постоянными () Синхронный режим работы устройства продолжается до появления сигнала времени ЦВМ по стробирующему входу 24.

Далее работа устройства происхо- дит аналогично.

На фиг.1 представлена аппаратурная регшизация устройства с использованием счетчика 3 вычитающегр ти- па. При этом инверсные выходы разрядов счетчика 3 соединены с выхода мй дешифратора 6, т.е. он является дешифратором нуля.

5

0

5

50

0

5

О

5

0

5

При использовании счетчика 3 суммирующего типа его прямые выходы соединяются с входами дешифратора 6, т.е. он будет являться дешифратором, единицы. При этом величина несинхронности из регистра 4 через селекторы 11 группы. 12 должна переписываться в счетчик 3 при нулевом значении старшего разряда регистра 4 в обратном коде а при единичном его значении - в прямом коде. В режиме контроля синхронности прямой выход триггера 14 должен устанавливать все разряды счетчика 3 в единичное состояние.

I ....

Рассогласование сигнала времени

ЦВМ и сигнала точного времени общей системы отсчета, вызванное нестабильностью генераторов тактовых импульсов, устраняется автоматически без участия оператора.

Формула изобретения

Устройство для синхронизации вычислительной системы, содержащее задающий генератор, два счетчика, регистр, два дешифратора, две группы элементов И, два триггера, пять элементов И, элемент ИЛИ, причем выход задающего генератора соединен со счетным входом первого счетчика, -выходы которого соединены с входами первого дешифратора и соответственно с первыми входами элементов И первой группы, выходы первого дешифратора с первого по (т-2)-й (т- число выходных сигналов) соединены соответственно с первыми входами элементов И второй группы с первого по (п-1)-й (где п - число выходов устройства), выходы элементов И с первого по (п-1)-й второй группы являются выходами с первого по (п-1)-й устройства, выходы элементов И первой группы соединены с входами установки в единицу ре- гистрЯдВыход первого элемента И соединен с первым входом элемента ИЛИ, выход которого соединен с входом сброса в ноль первого счетчика,гл -и выход первого дешифратора соединен с первым входом второго элемента И, выход третьего элемента И соединен со счетным входом второго счетчика, группа выходов которого соединена с входами второго дешифратора, прямой выход первого триггера соединен с первым входом четвертого элемента И,

инверсный выход второго триггера соединен с вторыми входами элементо И с первого по (п-1)-й второй группы, отличающееся тем, что, с целью повьшения надежности синхронизации, в устройство введена группа селекторов, элемент НЕ, селектор, причем вход сигнала несинхронности устройства соединен с единичным входом второго триггера, примой выход которого соединен с входом сброса в ноль второго .счетчика, с первым входом пятого элемента И и с первым управляющим входом селектора, стробирующйй вход устройства является первым информационным входом селектора, вход сигнала точного времени общей системы отсчета устройства соединен с вторьм информационным входом селектора, инверсный выход второго триггера соединен с вторым управляющим входом селектора и с первым входом п-го элемента И второй группы, выход которого является п-м выходом устройства, выход селектора соединен с вторым входом четвертого элемента И, вторым входом пятого элемента И, со стробиру- ющими входами селекторов группы, инверсный выход первого триггера соединен с третьим входом пятого элемента И, выход которого соединен с единичным входом первого триггера и с вторым входом элемента ИЛИ, выход четвертого элемента И соединен с нулевыми входами первого и второго триггеров, с третьим входом элемента ИЛИ и с вторыми входами элементов И первой группы, (tтг-1)-й выход первого дешифратора соединен с первым ьходом первого элемента И, ((т)+1)-й выход дешифратора соединен с четвертым входом элемента ИЛИ,

прямые и инверсные выходы разрядов, кроме старшего, регистра соединены соответственно с первыми и вторыми информационными входами селекторов группы, прямой выход старшего раэряда регистра соединен с первыми

управляющими входами селекторов группы, выходы которых соединены соответственно с входами установки в единицу второго счетчика, инверсный

выход старшего разряда регистра соединен с вторыми управляющими входами селекторов группы и вторым . входом первого элемента И, выход элемента ИЛИ соединен с первым вхо

ДОМ третьего элемента И, вторым входом п-го элемента И второй группы, выход второго дешифратора соединен с входом элемента НЕ, с вторым входом второго элемента И, выход кото

рого соединен с пятым входом элемента ИЛИ, выход элемента НЕ соединен с третьим входом первого элемента И и вторым входом третьего элемента И.

Изобретение относится к области вычислительной техники и может быть использовано при построении вычислительных систем на базе нескольких однотипных цифровых вычислительных машин. Целью изобретения является повышение надежности синхронизации вычислительной системы. Отличительной особенностью устройства является то, что в устройстве рассогласование сигнала времени ВМ и сигнала точного времени общей системы отсчета, вызванное нестабильностью генераторов тактовых импульсов, устраняется автоматически без участия оператора. 4 ил. IND CD СЛ СО

tr t2

Фиг.1

t

в

ТР.

24 6

21 15 16 17 20

О

ч

д

tl

:;

Фи

СТ. Р.

2Ц 6 21

15 16 Л

го

ВНИИПИ Заказ 264/46 Тираж 673

Произв.-полигр. пр-тие, г. Ужгород, ул. Проектная, 4

п(т-1}

I .

г

t

иг,Ъ

/limtl 1-1

tytl

т

Ш

I

n(mj

/

t i t I

-4-i

I I

-if

..

I 4 tTt

I I

tTti

1

t

Подписное