Устройство для сопряжения двух вычислительных машин Советский патент 1987 года по МПК G06F13/14 

113

Изобретение относится к вычислительной технике и может быть использовано при разработке высоконадежных адаптивных вычислительных систем с повышенными требованиями к живучести системы и достоверности получаемых результатов.

Цель изобретения - повышение производительности за счет выдачи информации одновременно в обе(вычислительные машины) при совпадении адресов обращения.

На чертеже представлена блок-схема предлагаемого устройства.

Устройство содержит вычислительные машины (ВМ) 1 и Ij, каждая из которых содержит блок 2 управления, блок 3 обработки прерываний, блок 4 регистров в составе регистров 5 общего назначения, регистр 6 адреса обращения, триггер 7 наличия запроса, регистр 8 информационного, триггер 9 записи-считывания, блок 10 дополнительных регистров общего назначения, блоки элементов И 11 и. 12 (другие .блоки ВМ, не.иллюстрирующие работу устройства, не показаны, индексы при номерах блоков соответствуют номеру ВМ) , первая 13, вторая ТЗ, третья- 14 , четвертая 14, пятая 15, шестая 15, седьмая 16, восьмая 162 девятая 18., десятая 182 группы элементов И, первая 17 и вторая группы элементов задержки, первый 19, и второй 19„ регистры, первый 20 и второй 20 узлы сравнения, первый 21 и второй 21 счетчики сбоев, узел 22 сравнения результатов, первый 23, второй 24 и третий 24. элементы ИЛИ, триггер 25 режима работы, первый .26, второй 27, Третий 272 четвертый 28 и пятый 28 элементы И триггер 29 наличия сбоя, первая 30, вторая 31, третья 32. и четвертая 322 группы элементов ИЛИ, первый 33 и второй 34 дешифраторы, оперативную память (ОП) 35, вход 36 задания режима, узел 37 сравнения адресов, триггер 38 управления выбором адреса, элемент НЕ 39, вход 40 тактовых импульсов.

Особенностью вычислительных машин 1 и 1 системы является наличие в них блоков регистров 5 общего назначения, которые обеспечивают вместе с другими блоками ВМ выполнение основных команд, характерных дли современных ЭВМ ЕС. При выполнении этих команд на регистрах 5 блоков находят22

ся указания на выполнение команды и результат выполнения команды.

Устройство обеспечивает функционирование вычислительной системы в

двух основных режимах: в режиме повышенной надежности, при котором обе ЭВМ решают одну и ту же программу, а результаты выполнения команды сравниваются, и в режиме повьш1енной производительности, при котором каждая ВМ выполняет либо отдельную программу, либо часть общей, программы, в результате чего суммарная производительность вычислительной системы

увеличивается.

Устройство работает следующим образом.

В режиме повьш1енной производительности система переходит при переводе

по входу 36 триггера 25 в нулевое состояние с пульта управления системой или по сигналу автомата управления режимами работы системы, при этом запрещается прерывание работы ВМ по

сигналам несравнения в узел 22 сравнения результатов, так как высокий потенциал с нулевого выхода триггера 25 режима работы через первый элемент ИЛИ 23 поступает в ЭВМ на

управляющие входы блоков 12-г и 122. Данное устройство обеспечивает равноправный доступ к общей оперативной памяти 35 со стороны каждой ВМ, При необходимости обращения к ОП 35 в ВМ

регистре 6(6) появляется код адреса обращения к ОП, а триггер 7(7) наличия запроса переводится в единичное состояние. Высокий потенциал с единичного выхода триггера

7(7 ) поступает на вход первого 33 дешифратора, который в этом случае обеспечивает появление высокого потенциала только на первом (втором) выходе. Высокий потенциал с первого

(второго) выхода дешифратора 33 через второй 24 (третий 242) элемент ИЛИ поступает на входы третьей 14 (четвертой 14„) группы элементов И, что обеспечивает подачу кода адреса

обращения с регистра 6(6„) через группу 14 (14 ) элементов И и группу 30 элементов ИЛИ на адресный вход ОП 35, С появлением кода адреса обращения начинается цикл работы ОП 35,

при этом высокий потенциал с единичного выхода триггера 9 (9„) при считывании информации поступает на входы

пятой 15 (шестой

тов И, на. другие входы которых посту15)

группы элемен313

ает высокий потенциал с первого

(второго) выхода дешифратора 33. Считанная информация поступает на входы пятой и шестой групп элементов И. С выходов пятой 15 (шестой IS) группы элементов И считанная инфорация через третью 32 (четвертую 322) группу элементов ИЛИ поступает на информационный регистр 8(8j). При записи информации ВМ 1(12) в ОП 35 содержимое информационного регистра 8(82) поступает на входы седьмой 16 (восьмой 16-) группы элементов И, на других входах которых высокие потенциалы с нулевого выхода триггера 9 (9) считывания-записи и с выхода второго 24 (третьего 242) элемента РШИ. С выходов седьмой 16 (восьмой -le) группы элeмeнtoв И записываемая информация через вторую 31 группу элементов ИЛИ поступает на вход ОП 35. После окончания обращения к ОП 35 содержимое регистров 6(6j), 8(82), триггеры 7(7) и 9(9) обнуляются.

При одновременном появлении на входах дешифратора 33 запросов от обеих ВМ высокий потенциал с его третьего выхода поступает на вторые входы четвертого 28 и пятого 28 элементов И, первые входы которых соединены с единичным и нулевым выходами триггера 38 соответственно. Триггер 38 управления выбором адреса соединен со счетным входом, значение потенциалов на его выходах изменяется в каждом такте работы устройства (тактовые импульсы поступают на вход триггера с входа 40 устройства). В зависимости от состояния триггера 38 высокий потенциал будет на выходе ибо четвертого 28 , либо пятого 282 элемента И. Высокий потенциал с выхоа четвертого 28 (пятого 282) элеента И поступает на вторые входы третьей 14 (четвертой 142) группы элементов И, где разрешает передачу адреса обращения с регистра 6(62) через первую 30 группу элементов ШШ , на адресный вход ОП 35. С появлением кода адреса обращения начинается цикл работы ОП 35, аналогичный указанному. Адреса обращения с выходов регистров 6 и 6 поступают на входы зла 37 сравнения адресов. При несовпадении адресов обращения низкий по тенциал с выхода узла 37 сравнения поступает на вход элемента НЕ 35, с выхода которого высокий потенциал

08324

поступает на один из входов второго 27, и третьего 272 элементов И. Высокий потенциал на другом входе второго 27 элемента И будет в том случае, когда разрешено обращение по адресу первой 1 ВМ (потенциал поступает с выхода четвертого 28-т элемента И), а на входе третьего 27 элемента И в том случае, когда разрешено обраQ щение по адресу второй 1 ВМ (потенциал поступает с выхода пятого 28 элемента И). Высокий потенциал на выходе второго 27,, (третьего 272) элемента И является сигналом приостано5 ва для первой 1 (второй 1„) ВМ. Таким образом, при одновременном появлении запросов от обеих ВМ организуется их поочередное обслуживание и формируется сигнал приостанова, позQ воляющМ организовать приостанов ВМ первой в очереди на один такт, что необходимо при объединении ВМ в синхронный вычислительный комплекс. При совпадении адресов обращения высокий

5 потенциал с выхода узла 37 сравнения адресов поступает на вход элемента НЕ 39 и на третьи входы девятой 18 и десятой 182 групп элементов И. Низкий потенциал с выхода элемента НЕ 39,

0 поступая на вход второго 27 и третьего 272 элементов И, запрещает формирование сигналов приостанова. Выбор одного из адресов обращения осуществляется так же, как описано вы, ше. Цикл работы ОП 35 аналогичен

рассмотренному ранее, но если осуществляется считывание информации, то высокий потенциал с единичного выхода триггера 9 поступает на перQ вые входы девятой 18 группы элементов И, ас единичного выхода триггера 92 на первые входы десятой 18 группы элементов И. Если в данном такте осуществляется цикл работы ОП

5 35 по адресу, принятому от первой 1 (второй 1) ВМ, то на четвертые входы десятой 18 (девятой 18) группы элементов И поступает высокий потенциал с выхода четвертого 28 (пятого

0 28) элементов И, на вторые входы поступает считанная информация с выходов пятой 15,, (шестой 152) группы элементов И. С выходов десятой 182 (девятой 18) группы элементов И ин5 формация через четвертую 32„ (третью 32) группу элементов ИЛИ передается на информационный регистр 8(8). Запись информации в ОП 35 осуществляется только с информационного ре513

THCvpa той ВМ, запрос которой выбран в данном такте для обслуживания. Таким образом, при одновременном поступлении запросов от двух ВМ и совпадении адресов обращения к ОП (необходима одна и та же информация в обеих ВМ) обеспечивается выдача информации на обе ВМ и возможность синхронного функционирования вычислительного комплекса без приостановов.

При назначении режима повышенной надежности триггер 25 режима работы устанавливается в единичное состояние и система функционирует следующим образом.

После выполнения каждой команды результат с одного из-регистров 5-i и 52 блоков, в котором записан результат выполнения команды, подается через первую 13 и вторую 13 группы элементов И на узел 22 сравнения результатов. Кроме того, информация из резистров 5 и 5,, результатов блоков через группы элементов задержки 17 и 17„ соответственно поступает в регистры 19 и 1 Эл . Задержка обеспечивается на время выполнения одной команды. Таким образом, в регистрах 5 и 5 результатов блоков в определенный момент находится результат выполнения очередной команды, а в регистрах 19 и 192 - предыдущий. Сигнал сравнения результатов через элемент ИЛИ 23 поступает на группы 12 и 12,j элементов И и обеспечивает пё- -резапись содержимого блоков основных регистров 5 и 5 в блоки дополнитель ных регистров 10-, и 102, проДбсс выполнения программы продолжается. Сигнал несравнения результатов в узле 22 сравнения результатов через открытый элемент И 26 подается в блоки 3 и 3 обработки прерываний обеих ВМ. По этому сигналу блоки 2 и 2„ управления обеспечивают повторение выполнения команды, при которой произошло несравнение результатов, путем выполнения соответствующей микропрограммы повторного выполнения команды. Это происходит следующим образом. Так как сигнал сравнения отсутствует, то содержимое регистров 10 и lOfj сохраняется прежним, поэтому после подачи управляющего сигнала блоками 2 и 2 на блоки 11 и 1 L элементов И обеспечивается перезапись содержимого блоков 10 и 10 дополнительных регистров 5 и 5 в блоки основных регистров общего

326

назначения. Такая перезапись обеспечивает возможность повторения команды, при которой произошел сбой. Одновременно с перезаписью содержимого

блоков 10 и 102 в блоки 5 и 5 осуществляется подача сигнала несравнения с выходом схемы 22 сравнения результатов на вход триггера 29 наличия сбоя который перебрасывается в единичное состояние. Одновременно содержимое регистров результатов 5, и 5 блоков подается на первые входы соответствующих узлов 20 и 202 Рзвне- ния, на третьи входы которых подается содержимое регистров 19 и 192 (результаты предыдущего выполнения команды). На вторые входы узлов 20 и 20- сравнения поступает высокий потенциал с выхода триггера 29 наличия сбоя. Сигналы несравнения с выходов узлов 20i и 20 сравнения поступают на соответствующие входы дешифратора 34 и входы счетчиков 21 и 21„ соответственно, единичные си1-

налы переполнения на выходах которых являются сигналами соответствующей ВМ. По окончании каждого такта работы системы триггер 29 наличия сбоя обнуляется.

При повторном вьшолнении команд может произойти сравнение или несравнение на узле 22 сравнения результатов. Если произошло сравнение и нет сигналов переполнения на выходе хотя бы ОДНОГО из счетчиков 21 или 21-2 сбоев, то нормальное функционирование системы продолжается.

. Если произошло повторное несравнение, то сигнал несравнения с выхода

узла 22 сравнения результатов поступает на первый вход дешифратора 34. Если на входах дешифратора комбинация сигналов 101, то это соответствует нарушению функционирования первой 1 ВМ; комбинация 011 - нарушение функционирования второй 1- ВМ; комбинация 111 - обе ВМ функционируют неверно. На выходах дешифратора 34 возникают сигналы, идентифициРУющие ВМ, на которой происходят сбои.

Формула изобретения

Устройство для сопряжения двух вычислительных машин, содержащее два дешифратора, два счетчика сбоя, триггер наличия сбоя, два узла сравнения, два регистра, триггер режима работы.

узел сравнения результатов, оп ратив- ную память, восемь групп элементов И, две группы элементов ИЛИ, первый элемент И, первый элемент ИЖ, причем выход первого элемента И является выходом устройства для подключения к входам прерывания первой и второй вычислительных машин, первые входы элементом И первой и второй групп являются входами устройства для под- Q ключения к разрешающим выходам первой и второй вычислительных машин соответственно, вторые входы элементов И первой и второй групп соединены с первыми входами соответственно j первого и второго узлов сравнения и являются входами устройства для подключения к выходам результата опе- радии первой и второй вычислительных машин, первые входы элементов И уп третьей и четвертой групп являются входами устройства для подключения к адресным выходам первой и второй вычислительных машин соответственно, первые входы элементов И пятой и шее-25 той групп являются входами устройства для подключения к выходам чтения первой и второй вычислительных машин, первые и вторые входы элементов И

седьмой и восьмой групп являются BXO-JQ

дами устройства для подключения к выходам записи и информационным выходам первой и второй вычислительных машин соответственно, первый и второй информационные входы первого деши- .с фратора являются входами устройства для подключения к выходам запроса первой и второй вычислительных машин соответственно, первый и второй выходы элементы ИЛИ являются выходами Q устройства для подключения к входам задания режима работы первой и второй вычислительных машин соответственно, нулевой вход триггера режима работы является входом задания режи- 5 ма работы устройства, выходы первого и второго счетчиков сбоев являются первым и вторым выходами отказа устройства соответственно, первый и вто-. рой выходы второго дешифратора явля- 50 ются первым и вторым выходами сбоя устройства соответственно, при этом выходы элементов И первой и второй групп соединены с первой и второй группами входов узла сравнения ре- 55 зультата соответственно, выход сравнения которого соединен с первым входом первого элемента ИЛИ, второй вход которого соединен с нулевым выходом триггера режима работы, единичный выход которого соединен с первьп входом первого элемента И, второй вход которого соединен с выходом не- сравнения узла сравнения результатов с первым информационным входом второго дешифратора, с единичным входом триггера наличия сбоя, вькод которого соеди- нен с вторыми входами первого и второго узлов сравнения, выходы которых соединены соответственно со счетными входами первого и второго счетчиков сбоев и с вторым и третьим инфдрма- ционными входами второго дешифратора выходы элементов И третьей и четвертой групп соединены с первой и второй группами входов элементов ИЛИ первой группы соответственно, выходы которых соединены с группой адресных входов оперативной памяти, выходы элементов И седьмой и восьмой групп соединены с первой и второй группа- . ми входов элементов ИЛИ второй группы соответственно, выходы которых.соединены с группой информационных входов оперативной памяти, груцпа информационных выходов которой соединена с вторыми входами элементов И пятой и шестой групп, третьи входы которых соединены с первьм и вторым выходами первого дешифратора соответственно, отличающееся тем, что, с целью повышения произво- дительности за счет вьщачи информации одновременно в обе ВМ йри совпадении адресов обраш,ения, в него введены две группы элементов задержки, :Триггер управления выбором адреса, узел сравнения адресов, две группы элементов И, две группы элементов :ИЛИ, четьфе элемента И, два элемента ИЛИ, элемент НЕ, причем-синхровход триггера управления выбором адреса является тактовым входом устройства, выходы второго и третьего элементов И ;являются выходами устройства для подключения к входам остановки первой ;И второй вычислительных машин соответственно, выходы элементов ИЛИ третьей и четвертой групп-являются выходами устройства для подключения к информационным входам первой и второй вычислительных машин соответственно, при этом первые входы элементов И первой и второй групп соединены с входами элементов задержки первой и второй групп соответственно, выходы которых соединены с информационными входами первого и второго

91310

регистров соответственно, ко-( торых соединены с третьими входами первого и второго узлов сравнения соответственно, единичный и нулевой выходы триггера управления выбором адреса соединены соответственно с первыми входами четвертого и пятого элементов И, вторые входы которых соединены с третьим выходом первого дешифратора, первый и второй выходы которого соединены соответственно с первыми входами второго и третьего элементов ИЛИ, выходы которых соединены соответственно с вторыми входами элементов И третьей и четвертой групп и с третьими входами элементов И седьмой и восьмой групп, первые входы элементов И пятой и шестой групп соединены соответственно с первыми входами элементов И девятой и десятой групп, вторые.входы котоJL

, .10

рых соединены соответственно с выходами элементов И шестой и пятой групп и с первыми входами элементов ИЛИ четвертой и третьей групп, вторые входы которых соединены соответственно с выходами элементов И десятой и девятой групп, третьи входы которых соединены с выходом узла сравнения адресов и с входом элемента НЕ, выход которого соединен с первыми входами второго и третьего.элементов И, вторые входы которых соединены соответственно с выходами четвертого и пятого элементов И, с вторыми входами второго и третьего элементов ИЛИ, с четвертыми входами элементов И десятой и девятой групп, первый и второй входы узла сравнения адресов соединены соответственно с первыми входами элементов И третьей и четвертой групп. J6 0

ВНИИПИ Заказ 1893/46 Тираж 673 Подписное Произв.-полигр. пр-тие, г. Ужгород, ул. Проектная, 4

Изобретение относится к вычислительной технике и может быть использовано при разработке высоконадежных адаптивных вычислительных систем с повышенными требованиями к живучести системы и достоверности получаемых результатов. Целью изобретения является повышение производительности за счет выдачи информации одновременно в обе вычислительные машины при совпадении адресов обращения. Устройство содержит два счетчика сбоев, два дешифратора, два узла сравнения, триггер наличия сбоя, триггер режима работы, две группы элементов задержки, узел сравнения результатов, триггер управления выбором адреса, узел сравнения адресов, оперативную память, десять групп элементов И, четыре группы элементов ИЛИ, пять элементов И, три элемента ИЛИ, элемент НЕ. 1 ил. О) оо со tc