Устройство для деления Советский патент 1987 года по МПК G06F7/52 

113

Изобретение относится к цифровой вычислительной технике, предназначено для деления чисел, представленных в двоичной системе счисления, и может найти применение в качестве операци- онного блока В высокопроизводительных специализированных вычислительных машинах и системах.

Целью изобретения является уменьшение аппаратных затрат.

На фиг. 1 приведена функциональная схема устройства для деления; на фиг. 2 - пример выполнения функциональной схемы узла образования частного; на фиг. 3 - временная диаграм- ма выработки синхросигналов.

Устройство для деления (фиг.1) содержит второй вычитатель 1, регистр 2 делителя, узел 3 образования частного, коммутатор 4, в состав ко- торого входят две группы 5-6 элемен- тов И и группа 7 элементов ИЛИ, третий синхровход 8, первый вычитатель 9 регистр 10 делимого, блок 11 памяти, первый синхровход 12, табличные умножители 13 и 14, второй синхровход 15 Узел 3 предназначен для формирования- и хранения частного, в состав которого входят р-разрядный вычитающий счетчик 16 и (п-р)-разрядный ре- гистр 17. Выходы р разрядов счетчика 16 соединены с входами р разрядов регистра 17. Узел 3 имеет вход 18 разрешения сдвига, вьгчитаюш 1й вход 19, ин- формационньй вход 20 и вход 21 разрешения записи.

Блок 11 .имеет два адресных входа разрядности: р+2 и р+1 соответственно, - определяющих адресное пространство размером . В блоке 11 хранятся р-разрядные коды, используемые в качестве предварительных значений очередных р разрядов.частного.

Табличные умножители 13 и 14 пред- назначены для хранения (п+р)-разрядных кодов, кратных делител105 и имеют р-разрядные адресные входы.

Коммутатор 4 реализует функцию

аА(В) ( ,)(a4bt)....

J.

Устройство для деления чисел работает следующим образом.

В исходном состоянии в п младших разрядах регистра 10 находится дели- .мое X, в регистре 2 - делитель Y, в блоке 13, начиная с нулевого адреса, записаны числа Y, 2Y, ЗУ, ...(2-2)Y (2-1)Y, а в блоке 14, начиная с ну12

левого адреса, записаны числа 0,Y, 2Y,...,(2-2)Y,(2-1)Y, (2-1)Y.

В каждом цикле деления по входам 12, 15 и 8 последовательно приходят сигналы, как это показано на фиг. 3. Число циклов деления равно -,

где и - разрядность операндов.

С приходом сигнала на вход 12 осуществляется сдвиг влево на р разрядов в узлах 10 и 3. В результате в регистре 10 оказывается сформированньм очередное делимое. После этого по значениям р+1 старших разрядов (начиная со второго старшего разряда, исключая первый) регистра 2 и р+2 старших разрядов регистра 10 из блока 11 на адресные, входы умножителей 13 и 14 подается р-разрядный код Z,Zj,...,Zp являющийся предварительным значением очередных разрядов частного.

По сигналу на входе 15 осуществляется прием этого кода в младшие р разрядов узла 3, из умножителей 13

р

и 14 выбираются числа 2 Zp2 -Y

е-ч

и ( Zo 2 -1)Y соответственно. На

.е вычитателях 9 и 1 вычисляются разности содержимого регистра 10 и чисел

РР

Z Y и (Z Z 2 )Y соответстг 1

рп

венно. Если знаковый разряд вычи- тателя 9 принимает значение, равное -1. -(разность отрицательна), то на вычитающий вход, узла 3 поступает сигнал -1, в результате чего содержимое узла З уменьшается на единицу.

По сигналу на входе 9 в зависимости от знака разности, полученной на вьгчитателе 9, происходит запись положительного остатка Q (-1 в младшие п разрядов регистра 10 из младших разрядов вычитателей 9 или 1. После этого цикла деление повторяется.

Формула изобретения

Устройство для деления, содержащее регистры делимого и делителя, узел образования частного, два вычи- тателя, блок памяти, два табличных умножителя и коммутатор, причем выход регистра делимого соединен с входами уменьшаемого первого и второго

вычитателей, входы вычитаемых которых соединены с выходами первого и второго табличных умножителей соот- i ветствевно, адресные входы которых соединены с выходом блока памяти, выход знакового разряда первого вы- читателя соединен с управляющим входом коммутатора, первый и второй информационные входы которого соединены с выходами первого и второго вычи тателей соответственно, выход коммутатора соединен с информационным входом регистра делимого, отличающееся тем, что, с целью уменьшения аппаратных затрат, вьрсод (р+2) старших разрядов регистра дели мого (где ,3...п-3, п - разрядность операндов) соединен с первым адресным входом блока памяти, второй

Т ци/гмг дежния

Составитель Н.Маркелова Редактор А.Маковская Техред А.Кравчук Корректор. М.Шароши

Заказ 2424/43 Тираж 672 . Подписное ВНИШЮ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб., д. 4/5

-Производственно-полиграфическое предприятие, г.Ужгород, ул.Проектная, 4

адресный вход которого соединен с выходом (р+1) старших разрядов регистра делителя, выход блока памяти Соединен с информационным входом узла образования частного, вычитающий вход которого соединен с выходом знакового разряда первого вьгчитателя, первый синхровход устройства соединен с входами разрешения сдвига ре- Ю гистра делимого и узла образования частного, второй синхровход устройства соединен с входами разрешения чтения первого и второго табличных умножителей, с входами разрешения 15 вычитания первого и второго вычитателей и входом разрешения записи узла образования частного, вход разрешения записи регистра делимого является третьим синхровходом устройства.

fpi/г.г

18

Изобретение относится к области цифровой вычислительной техники и может найти применение в высокопроизводительных специализированных вычислительных машинах и системах. Целью изобретения является уменьшение аппаратных затрат. Устройство для деления содержит два вычистателя 1 и 9, регистр 2 делителя и регистр 10 делимого, узел 3 образования частного, коммутатор 4, два табличных умножителя 13, 14 и блок памяти 11. Процесс деления состоит из повторяющихся однотипных циклов. Во время очередного ij-ro цикла сначала на основе анализа значений г старших разрядов делителя и делимого или остатка определяется предварительное значение очередных р-разрядов частного,после чего анализируется знак разности и корректируется цифра частного. 3 ил. S (Л со 4 СО cfjueA