Аналого-цифровой преобразователь Советский патент 1987 года по МПК H03M1/46 

Изобретение относится к электроизмерительной и вычислительной технике и может быть использовано для преобразования мгновенных значений быст- роизменяющихся сигналов в цифровой

КОЦ4

Цель изобретения - повьппение точности преобразования.

На фиг, 1 представлена структурная схема устройства; на фиг, 2 - пример реализации блока управления.

Устройство содержит входной переключатель I, усилитель 2 мощности, первый и второй аналоговые запоминающие блоки 3 и 4 соответственно, первый дифференциальный усилитель 5, цифроаналоговый преобразователь 6, первый и второй сумматоры 7 и 8 соответственно, третий и четвертый аналоговые запоминающие блоки 9 и 10 соответственно, второй дифференциальный усилитель 11, блок 12 сравнения и блок 13 управления.

Блок 13 управления (фиг. 2) содержит генератор 14 импульсов, триггеры 15 и 16, элементы 17 и 18 задержки, ждущий мультивибратор 19, элемент И 20, элементы И-НЕ 21 и 22, 23 и формирователь 24, Блок 13 управления имеет выходы 25 - 28 и вход 29. Управляющий вход входного переключателя 1 и управляющие входы третьего 9 и четвертого 10 аналоговых запоминающих блоков соединены с выходом 25 блока 13 управления .

Управляю1цие входы первого 3 и второго 4 аналоговых запоминающих блоков соединены соответственно с выходами 26 и 27 блока 13 управления. Выход 28 блока 13 управления соединен с входом цифроаналогового преобразователя 6 и одновременно является выходом устройства. Вход 29 блока 13 управления соединен с выходом блока 12 сравнения. Генератор 14 импульсов тактирует работу устройства и по сигналу Пуск, поступающему на вход с триггера 15, обеспечивает фор- миров ание управляющих импульсов на выходах блока 13 управления.

Последовательное включение ступеней напряжения уравновешивания, формируемое цифроаналоговым преобразователем 6, происходит с тактовой частотой генератора 14 до момента уравновешивания во всех разрядах, т.е. до появления на выходе Сд регистра 23 сигнала завершения преобразования.

Блок 13 управления работает следующим образом.

При включении питания на выходе формирователя 24 появляется импульс сброса (формирователь 24 построен таким образом, что импульс на его выходе появляется как в момент включения питания АЦП, так и при поступлении на его вход сигнала завершения преобразования с выхода Сд регистра 23). Импульс с выхода формирователя 24 устанавливает в нулевое состояние триггеры 15 и 16 и запускает ждущий мультивибратор 19.

Выходной сигнал ждущего мультивибратора 19 является командой на запуск аналого-цифрового преобразователя и поступает на вход С триггера 15. Триггер 16 сигналом 1 с инверсного выхода переводит входной переключатель в верхнее по схеме положение (фиг, О а третий 9 и четвертый 10 аналоговые запоминающие блоки - в режим выборки.

I

Сигналом О с прямого выхода

триггера 16 запрещается работа ре- гистра 23. Сигналом О с прямого выхода триггера 15 через элемент И-НЕ 22 формируется сигнал 1 перевода первого аналогового запоминающего блока 3 в режим выборки (вы- ход 26 блока 13 управления). Сигналом I с инверсного выхода триггера 15 через элемент 17 задержки анало- говый запоминающий блок 4 также переводится в режим выборки (выход 27 блока 13 управления). При переводе триггера 15 в единичное состояние на выходах 26 и 27 блока 13 управления формируются нулевые сигналы перевода аналоговых запоминающих блоков 3 и 4 в режим хранения.

0

5

Тактовые импульсы с генератора 14 импульсов через элемент И 20 поступают на вход элемента 18 задержки. Время задержки элемента 18 задержки определяет время выборки третьего 9 и четвертого 10 аналоговых запоминающих блоков. Триггер 16 переходит в единичное состояние. При этом на выходе 25 формируется нулевой сигнал перевода аналоговых запоминающих блоков в режим хранения и переключение входного переключателя 1 в нижнее по схеме положение (фиг. 1),

to

Сигнал 1 с прямого выхода триггера 16 разрешает работу регистра 23, а также прохождение импульсов от генератора 14 через элемент И-НЕ 21. Первый сигнал 1, поступающий на вход с регистра 23, обеспечивает . включение старшего разряда цифроана- логового преобразователя 6, Одновременно на выходе элемента И-НЕ 22 появляется сигнал 1 перевода первого аналогового запоминающего блока 3 в режим выборки.

Перевод первого аналогового запоминающего блока 3 в режим хранения происходит в момент окончания первой 15 половины такта генератора 14 импульсов (по заднемуфронту тактового импульса) , Во вторую половину такта генератора 14 импульсов происходит определение знака разности выходных сигналов аналоговых запоминающих блоков 3 и 4 с помощью усилителей 5 и 11 и блока 12 сравнения (фиг. 1). Выходной сигнал блока 12 сравнения посту20

цессов, аналоговые запоминающие блоки 3 и 4 переводятся по команде с блока 13 управления в режим хранения.

Таким образом, в аналоговых запо- минаюш;их блоках 3 и 4 первоначально запоминается мгновенное значение входного сигнала. Аналоговые запоминающие блоки 3 и 4 могут иметь большую статическую погрешность, но должны иметь, по возможности, близкие характеристики, чтобы разность напряжений на их выходах была минимальной. Эта разность напряжений подается на входы первого дифференциального усилителя 5 и усиливается им.

Выходные сигналы с выходом первого дифференциального усилителя 5 через сумматоры 7 и 8 подаются на входы второго дифференциального усилителя 11. В этот момент третий 9 и четвертый 10 аналоговые запоминающие блоки работают в режиме выборки. При этом длительность их времен выборки опрепает на вход D регистра 23 (вход деляется параметрами элемента 18 за- блока 13 упр.авления),

В конце первого такта генератора 14 импульсов в регистре 23 запоминается цифра старшего разряда выходного кода и включается следующий разряд 30 цифроаналогового преобразователя 6. По окончании оценки всех разрядов выходного кода на выходе Сд регистра 23 появляется сигнал завершения преобразования, который поступает на 35 вход формирователя 24. Через время, определяемое временем сбрасывания ждущего мультивибратора 19, цикл преобразования повторяется.

В качестве регистра 23 могут использоваться серийно выпускаемые интегральные микросхемы К155ИР17 или 56ИР13, которые являются 12-ти разрядными регистрами последовательного приближения.

Устройство работает следующим образом.

держки в блоке 13 управления.

Второй дифференциальный усилитель

I1 имеет достаточно большой коэффициент усиления( несколько сотен или тысяч). При работе аналоговых запоминающих блоков 9 и 10 в режиме выборки второй дифференциальный усилитель

I1оказывается схваченным 100%-ной отрицательной обратной связью через сумматоры 7 и 8 и аналогойые запоминающие блоки 9 и 10, При этом разность напряжений на входах второго дифференциального усилителя 11 становится близкой к нулю за счет боль40 шого коэффициента усиления.

После окончания переходных процессов в цепи обратной связи второго дифференциального усилителя 11 по сигналу с блока 13 управления (выход 25) третий 9 и четвертый 10 аналоговые запоминающие блоки переводятся в режим хранения и остаются в этом состоянии, как и второй запоминающий блок 4, до окончания цикла преобразования.

45

В начале цикла преобразования по команде с блока 13 управления (выход 25) входной переключатель 1 подает на входы первого 3 и второго 4 аналоговых запоминающих-блоков через усилитель 2 мощности входное изменяющееся напряжение. Также, по команде с блока 13 управления (выходы 26 и 27) аналоговые запоминающие блоки 3 и 4 устанавливаются в режим выборки. После окончания в них переходных проo

5

0

цессов, аналоговые запоминающие блоки 3 и 4 переводятся по команде с блока 13 управления в режим хранения.

Таким образом, в аналоговых запо- минаюш;их блоках 3 и 4 первоначально запоминается мгновенное значение входного сигнала. Аналоговые запоминающие блоки 3 и 4 могут иметь большую статическую погрешность, но должны иметь, по возможности, близкие характеристики, чтобы разность напряжений на их выходах была минимальной. Эта разность напряжений подается на входы первого дифференциального усилителя 5 и усиливается им.

Выходные сигналы с выходом первого дифференциального усилителя 5 через сумматоры 7 и 8 подаются на входы второго дифференциального усилителя 11. В этот момент третий 9 и четвертый 10 аналоговые запоминающие блоки работают в режиме выборки. При этом длительность их времен выборки определяется параметрами элемента 18 за-

держки в блоке 13 управления.

Второй дифференциальный усилитель

I1 имеет достаточно большой коэффициент усиления( несколько сотен или тысяч). При работе аналоговых запоминающих блоков 9 и 10 в режиме выборки второй дифференциальный усилитель

I1оказывается схваченным 100%-ной отрицательной обратной связью через сумматоры 7 и 8 и аналогойые запоминающие блоки 9 и 10, При этом разность напряжений на входах второго дифференциального усилителя 11 становится близкой к нулю за счет большого коэффициента усиления.

После окончания переходных процессов в цепи обратной связи второго дифференциального усилителя 11 по сигналу с блока 13 управления (выход 25) третий 9 и четвертый 10 аналоговые запоминающие блоки переводятся в режим хранения и остаются в этом состоянии, как и второй запоминающий блок 4, до окончания цикла преобразования.

Одновременно с переводом в режим хранения аналоговых запоминающих блоков 9 и 10 входной переключатель 1 подключает к входу первого аналогового запоминающего блока 3 через усилитель 2 мощности выход цифроаналогового преобразователя 6. По команде с блока 13 управления (выход

5 . I

28) вводится старшая ступень эталонного напряжения цифроаналогового пре образователя 6, равная половине диапазона входных сигналов аналого-цифрового преобразователя. Первый анало говый запоминающий блок 3 сигналом с выхода 26 блока 13 управления переводится в режим выборки.

После окончания переходных процессов в цифроаналоговом преобразователе бив первом аналоговом запоминающем блоке 3, последний переводится в режим хранения. Разность результата запоминания старшей ступени напряжения в первом аналоговом запоминающем блоке 3 и результата запоминания входного сигнала во втором аналоговом запоминающем блоке 4 усиливается первым и вторым дифферен циальными усилителями 5 и 11 соответ ственно и подается на вход блока 12 сравнения. При этом третий и четвертый аналоговые запоминающие блоки 9 и 10 находятся в режиме хранения. Цепь отрицательной обратной связи второго дифференциального усилителя 11 разомкнута и обеспечивает большой коэффициент усиления второго дифференциального усилителя 11. Результат сравнения определяет двоичную цифру старшего разряда входного сигнала. Все последующие разряды оцениваются аналогичным образом.

В процессе преобразования эталонное напряжение подбирается таким образом, чтобы разность результатов запоминания эталонного напряжения в первом аналоговом запоминающем блоке 3 и напряжения входного сигнала во втором аналоговом запоминающем блоке 4 стала с точностью до ступени квантования равной разности результатов запоминания входного сигнала в первом 3 и втором 4 аналоговых запоминающих блоках. Очевидно, что в этом случае эталонное напряжение в конце цикла преобразования равно значению входного сигнала в момент его запоминания, а выходной код, поступающий с выхода 28 блока 13 управления, соответствует мгновенному значению входного сигнала.

Формула изобретения

1. Аналого-цифровой преобразователь, содержащий первый и второй аналоговые запоминающие блоки, дифро20901 6

аналоговый преобразователь, блок управления, блок сравнения, .входной переключатель, первый информационный вход которого соединен с входной 5 шиной, второй информационный вход через цифроаналоговый преобразователь подключен к первому выходу блока упра вления, вход которого соединен с выходом блока сравнения, треЮ тий и четвертый выходы блока управления соединены с управлякшшми входами первого и второго аналоговых запоминающих блоков соответственно, отличающийся TeMj что,

J5 с целью повьш1ения точности преобразования , в него введены усилитель мощности, первый и второй дифференциальные усилители, первый и второй сумматоры, третий и четвертый анапого- 20 вые запоминающие блоки, управляющие входы которых соединены с вторым выходом блока управления, выход входного переключателя через усилитель мощности подключен к информационным

5 входам первого и второго аналоговых запоминающих блоков, выходы которых соединены с соответствующими входами первого дифференциального усилителя, выходы которого подключены к первым

30 входам первого и второго сумматоров соответственно, вторые входы которых соединены с выходами соответственно третьего и четвертого аналоговых запоминающих блоков, а выходы через

35 второй дифференциальный усилитель подключены к соответствующим входам блока сравнения и информационным входам третьего и четвертого аналоговых запоминающих блоков, а первый выход

40 блока управления является выходной шиной.

2. Преобразователь по п. 1, отличающийся тем, что блок управления выполнен на генераторе им45 пульсов, двух триггерах, двух элементах задержки, ждущем мультивибраторе, элементах И, И-НЕ, регистре и формирователе, вход которого соединен с выходом регистра Конец пре50 образования, который является первым выходом блока5 выход формирователя подключен к входам сброса двух триггеров непосредственно и через ждущий мультивибратор - к синхронигс зирующему входу первого триггера, инверсный выход которого через первый элемент задержки соединен с четвертым выходом блока, прямой выход подключен к первым входам элемента И

и первого элемента И-НЕ соответственно, второй вход элемента И объединен с первым входом второго элемента И-НЕ и подключен к выходу генератора импульсов, а выход элемента И соединен с синхронизирующим входом регистра непосредственно и через второй элемент задержки подклю- ,чен к синхронизирующему входу второпрямой выход подключен к второму вх ду второго элемента И-НЕ ri стартово му входу регистра, вход разрешения которого соединен с общей шиной, а информационный вход является входом блока, при этом выход второго элеме та И-НЕ соединен с вторым входом первого элемента И-НЕ, выход которо го является третьим выходом блока,

го триггера, инверсный выход которо- 10 информационные входы триггеров сое- го является вторым выходом блока, а динены с шиной установки в 1.

Фи9.2

Составитель В. Махнанов Редактор И Касарда Техред в.Кадар Корректор Г. Решетник

Заказ 2667/56 Тираж 901Подписное

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

прямой выход подключен к второму входу второго элемента И-НЕ ri стартовому входу регистра, вход разрешения которого соединен с общей шиной, а информационный вход является входом блока, при этом выход второго элемента И-НЕ соединен с вторым входом первого элемента И-НЕ, выход которого является третьим выходом блока, а

информационные входы триггеров сое- динены с шиной установки в 1.

25

Изобретение относится к электроизмерительной и вычислительной технике и может быть использовано в информационно-измерительных системах. Целью изобретения является повышение точности преобразования. Аналого- цифровой преобразователь (АЦП) предназначен для преобразования импульсных и быстропротекающих электрических сигналов в цифровой код и имеет малую погрешность в широком температурном диапазоне. Входной сигнал, поступающий через переключатель 1, предварительно запоминается в аналоговых запоминающих устройствах (АЗУ) 3 и 4. В процессе преобразования напряжение входного сигнала постоянно хранится в АЗУ 4. С этим напряжением сравнивается эталонное напряжение, которое поступает в АЗУ 3 через входной переключатель 1 с выхода цифро- аналогового преобразователя 6. Разность напряжений запоминается в АЗУ 3 Н 4, усиливается дифференциальными усилителями 5 и 1I и поступает на блок 12 сравнения. Предлагаемая - структура АЦП допускает большой разброс параметров основных АЗУ 3 и 4 и дополнительных АЗУ 9 и 10, которые компенсируются в процессе измерений. Режим и последовательность работы АЦП и его составных частей определяется блоком 13 управления. 1 з.п. ф-лы, 2 ил. СЛ