Цифроаналоговый преобразователь с автоматической коррекцией нелинейности Советский патент 1992 года по МПК H03M1/66 

Изобретение относится к электроизмерительной технике и может быть использовано при построении прецизионных цифроаналоговых преобразователей (ЦАП), а также в различного рода контрольно-измерительной аппаратуре, системах управления и передачи информации.

Известен цифроаналоговый преобразователь с автоматической коррекцией нелинейности, содержащий источник опорного напряжения, первый и второй ЦАП, аналоговый сумматор, компаратор, переключатель, первый и второй регистры, триггер, блок управления, вычислитель поправок, цифровой сумматор и датчик преобразуемого кода.

Недостатком этого преобразователя является наличие методической погрешности п|эи определении кодов поправок к выходному напряжению ЦАП. При этом указанная погрешность может достигать нескольких единиц младшего разряда первого ЦАП. Кроме того, если функция преобразования первого ЦАП имеет разрывы, превышающие единицу младшего разряда, эти погреиности не могут быть скомпенсированы.

Известен также цифроаналоговый преобразователь, содержащий первый и второй ЦАП, сумматор, усилитель переменного тока, первый и второй компараторы, первую и вторую аналоговые меры, генератор тактовых импульсов, регистр, оперативное запоминающее устройство (ОЗУ), реверсивный счетчик, первый и второй элементы И и злемеят И ЛИ-НЕ.

Недостатком указанного преобразователя является значительное время, необходимое для определения кодов поправок.

Наиболее близким по технической сущности к изобретению является ЦАП с автоматической коррекцией нелинейности, содержащий первый и второй ЦАП, сумматор, аналого-цифровой преобразователь, амплитуды импульса,-ОЗУ, первый и второй регистры, формирователь кодов, блок синхронизации, peri/iCTp сдвига, сумматор, умножитель и накапливающий сумматор.

Функциональная схема ЦАП содержит первый и второй регистры, мультиплексор, блок (вычисления поправок, первый ЦАП, выполненный на резисторном двоичном кодруправляемом делителе и источнике опорного напряжения, второй ЦАП, аналоговый сумматор, аналого-цифровой преобразователъ амплитуды импульса, ОЗУ, формирователь кодов, блок синхронизации, входную шину преобразуемого кода, шину занесения входного кода, шину управления режимом работы преобразователя, шину

готовности к приему в одного кода и выходную шину.

Первый ЦАП является основным. Второй ЦАП предназначен для компенсации погрешностей, вносимых первым ЦАП.

Так как первый ЦАП выполнен на резисторном двоичном кодоуправляемом делителе (КУД), его погрешность Au(h)

описывается следующим выражением; пI

AU(h) 2 (2-а,-2 ,) ДКэд|,

j 1

где ЕО - выходное напряжение источника опорного напряжения; ai - разрядная цифра кода, ai€{ 0;1 }; АКэд - погрешность элементарного делителя i-ro разряда КУД.

Учитывая, что А диф i А Кэд|, справедливо

Au(h) Eo (

aj ) Адиф| -Г

а|

j 1 2

1

где диф1 К{2-) - К{2 - 1)4- К(1) локальная дифференциальная нелинейность 1-го разряда КУД;

К(.) - реальные коэффициенты деления, соответствующие числовым значениям управляющего кода 2 -1,1. В последнем выражении заменим локальную дифференциальную нелинейность f-ro разряда КУД на локальную дифференциальную нелинейность f-ro разряда ЦАП:

Au(h)s (,-1:21::1з|)А«иф,.

2

где Адиф| Ео АДИФ| U(2V- U() + U(1) 1 - локальная дифференциальная нелинейность 1-го разряда ЦАП;

и(.) - реальные значения выходного напряжения первого ЦАП, соответствующие числовым значениям управляющего кода 2 2 - 1 и 1.

Цифроаналоговый преобразователь работает в двух режимах: Преобразование входного кода и Определение дифференциальных нелинейностей.

В режиме Преобразование входного кода управляющий код преобразуется первым ЦАП, выходной сигнал которого суммируется с сигналом поправки, формируемым вторым ЦАП. При этом код сигнала поправки вычисляется в каждом такте цифроаналогового преобразования при помощи блока вычисления поправок на основе функциональной зависимости.

В режиме Определение дифференциальных нелинейностей при помощи аналого-цифрового преобразователя амплитуды импульса определяются коды локальных дифференциальных нелинейностей старших разрядов первого ЦАП, которые заносятся в ОЗУ и используются при вычислении кодов поправок в режиме Преобразование входного кода.

Очевидно,

UAi(h)-Ki(1-b(5 Ki)U(h)+K2(1+(5 K2)u,(h), где UAi(h) - выходное напряжение аналогового сумматора;

U{h) и Un (h) - выходное напряжение первого и второго ЦАП соответственно;

KI и Ка - коэффициенты передачи аналогового сумматора по первому и второму входам соответственно;

б KI и дК.2- погрешности коэффициентов передачи по первому и второму входам аналогового сумматора соответственно.

Кроме того,

U.(h) Ml.(h).

Тогда погрешность выходного сигнала цифроаналогового преобразователя можно записать следующим образом: AUAc(h)K2 -дК -Unth),

Поэтому недостатком известного цифроаналогового преобразователя является возникновение погрешности при введении сигнала поправки, вызванной погрешностью коэффициента передачи аналогового сумматора по второму входу.

Целью изобретения является повышение точности преобразования входного кода.

Поставленная цель достигается тем, что в преобразователь, содержащий мультиплексор, первые информационные входы которого соединены с соответствующими выходами первой группы выходов формирователя кодов, первый выход которого соединен с управляющим входом мультиплексора, выходы которого соединены с соответствующими информационными входами основного умножающего цифроаналогового преобразователя, выход которого соединен с первым входом сумматора, второй вход которого подключен к выходу первого дополнительного умножающего биполярного цифрсаналогового преобразователя, выход сумматора, являющийся выходной информационной шиной, соединен с информационным входом аналогоцифрового преобразователя, вход синхронизации которого подключен по второму выходу формирователя кодов, а выход готовности результата соединен с первым входом формирователя кодов, второй вход которого является входной шиной управления режимом, а третий выход является выг ходной шиной управления, введены дешифратор, (т-1) дополнительных умножающих биполярных цифроаналоговых преобразователей и блок формирования опорных напряжений, соответствующие выходы которого соединены с входами опорного напряжения m дополнительных умножающих биполярных цифроаналоговых преобразователей, выходы которых, кроме первого, подключены к соответствующим входам сумматора, информационные

0 входы m дополнительных умножающих биполярных цйфроаналоговых преобразователей подключены к соответствующим выходам соответствующей группы выходов дешифратора, входы которого подключены

5 к соответствующим выходам мультиплексора, вторые информационные входы которого являются входной преобразуемого кода, выходы второй группы выходов формирователя кодов средине0 ны с соответствующими входами синхронизации блока формирования опорных напряжений, информационные входы которого подключены к соответствующим информационным выходам аналого-цифрового преобразователя, а вход опорного напряжения объединен с входом опорного напряжения основного умножающего цифроаналогового преобразователя и является входной шиной опорного напряжения.

0 На фиг. 1 показана структурная схема предлагаемого цифроаналогового преобразователя (ЦАП) с автоматической коррекцией нелинейности.

ЦАП с автоматической коррекцией нелинейности (фиг. 1) содержит шину 1 входного аналогового сигнала, входную шину 2 преобразуемого кода, шину. 3 управления режимом работы преобразователя, формирователь 4 кодов, выходную шину 5 управления, мультиплексор 6, аналого-цифровой блок 7, дешифратор 8, блок 9 формирования опорных напряжений, основной умножающий цифроаналоговый преобразователь 10, дополнительные умножающие биполярные

5 ЦАП 11, входовый сумматор 12, выходную шину 13 преобразователя.

Вторая группа информационных входов мультиплексора соединена с входной шиной 2 преобразуемого кода, первый вход

0 формирователя кодов соединен с входной шиной 3 управления режимом работы преобразователя, а третий выход - с выходной шиной 5 управления, первый вход основного умножающего ЦАП 10 соединен с входной шиной 1 аналогового сигнала, выход сумматора 12 соединен с выходной шиной 13 преобразователя и с вторым входом аналого-цифрового блока 7,-первый вход которого соединен с пятым выходом, а второй выход - с вторым входом форммрор.агеля 4

кодов, группа первых информационных выходов которого соединена с первой группой информационных входов мультиплексора, группа информационных выходов которого соединена с группой информационных входов основного умножающего ЦАП 10, выход которого соединен с первым входом сумматора 12, первый вход блока 9 формирования опорных напряжений соединен с входной ШИНОЙ 1 аналогового сигнала, группа вторых информационных входов - с группой четвертых информационных -выходов формирователи 4 кодов, rpynrta третьих информационных входов - с группой первых информационных выходов аналого-цифрового блока 7 соответственно, соотв етствующиё выходы группы информационных выходов блока 9 формирования опорных напряжений соединены с первыми входами соответствующих дoпoлниteльныx умножающих биполярных 1ДАП 11, выходы которых соединены с соответствующими входами сумматора 12, а группы вторых информационных входов - с соответствующими группами информационных выходов дешифратора В, группа информационных входов которых соединена струппой информационных выходов мультиплексора 6, третий вход которого соединен с вторым выходом формирователя 4 кодов.

На фиг, 2 представлена функциональная схема блока формирования опорных на пряжений, который содержит m регистров 22 и умножающих биполярных цифроаналоговых преобразователей 23,

На фиг. 3 представлена функциональная схема аналого-цифрового блока 7, содержащего усилитель 24 переменного сигнала, первую 25 и вто|эую 26 аналоговые меры, первый 27-1 и второй 27-2 компараторы, одновиВратор 28, первый 29- 1 и второй 29-2 двухвходовые элементы И, трехвхоДовый элемент ИЛИ 30, реверсивный c«(etчик31.

На фиг. 4 представлена функциональная схема формирователя 4 кодов, содержащего первый 32-1 и второй 32г2 одновибраторы, Двухвходовый элемент ИЛИ 33, генератор 34, RS-триггер 35, Dтриггер 37, регистр 36, т-входовый элемент ИЛИ 39, ре&ерсивный счетчик 40, () двухвходовых элемента И 38-1,39-2 и 41-1, ...,4Т-т,

На фиг. 5 представлена функциональная схема дешифратора 8, содержащего m инверторов 42.

Как и для прототипа, погрешность функции преобразования основного умножающего ЦАП 10 определяется следующим выражением:

Аи ( h ) ЕО 5 ( ai - 2 -г- aj ) Лдиф| ,(1), 1 2

где ЕО - напряжение входного сигнала на шине 1;

Адиф ( - дифференциальная нелинейность 1-го разряда ЦАП.

Сумма в круглых скобках представляет собой числовое значение i-1 младших райрядов управляющего кода {ai-i,..., ai}. Графики составляющих зависимости (1) имеют вид, представленный на фиг. 6.

Из анализа этих зависимостей сделан вывод, что каждый скачок определяется дифференциальной нелинейностью только одного разряда, причем скачок от 1-го разряда проявляется при смене разрядных цифр управляющего кОДа с (а{ i 1; aj-1 0) на ( О,- а -1 - 1) независимо от состояния разрядов, номера которых больше I.

Запишем 1-е слагаемое суммы выражения(1)ввиде. -:, , |1,. V

AU(h,UA,,( &АИЯ.; .

Нетрудно показать, что эта зависимость

легко формируется при помощи двухполярногоумножающего ЦАП, у которого опорное

АяиФг напряжение равно Ео - .Т , а управляющий код определяется следующими соотношениями:.-bi-ai,-v-v- ;,;- . . .4

.

В этом случае выходное напряжение ЦАП можно записать в виде

ицАп(Ь)Ео Адиф (|-| bj )

или

1 1-1 2

ицАп Ёо Адиф е 2

Сравнение правой части выражений (2) и (3) показывает их полную идентичность Таким образом, используя описанные двухполярные умножающие ЦАП, можно скомпенсировать нелинейность функции преобразования основного ЦАП 10.

Предлагаемый щ фроаналоговый преобразователь с автоматической коррекцией нелинейности работает в двух режимах: Преобразование входного кодаи Определение дифференциальных нелинейностей. В режиме Преобразование входного

кода сигналом на шине 15, поступающим с выхода формирователя 4 кодов на управляющий вход мультиплексора 6, выходы последнего соединяются с шиной 2 данных преобразуемого кода. В результате управляющий код с шины 2 поступает на информационные входы основного ЦАП 10 и дешифратора 8. При этом на выходной шине 13 преобразователя формируется сигнал UCh) EoKK(h)+ 5 KiUni(h), I n - m + 1 ГДО K(h) - реальная функция преобразования основного ЦАП 10; K(b)a,+AK(h); дк(ь) АиШ; Uni(h)- выходные напряжения дополнительных ЦАП 11; К и Ki - коэффициенты передачи аналогового сумматора по каждому из входов. На аналоговые входы ЦАП 11 с выходов 21 блока 9 формирования опорных напряжений поступают напряжения, пропорциональные дифференциальной нелинейности каждого 1-го разряда, т.е. КяЕо Адиф|, а на соответствующие информационные входы ЦАП 11с выходов 20 дешифратора 8 поступают кодовые комбинации { аГ, ai-i;... ai} . В результате выходной сигнал преобразователя на шине 13с учетом (3), (4) можно представить в виде п. ,--, ,., U{h)rEoKKfh)E:KiE„Л « p;K ;(0;IГai j t:n-rn-f1 S-1 Z Ж Иrs ШЬ)--Е„К&,у„ Е„К01а,-Ь;1;-),. Ео| 4 4°-Б« 7 /ЯОчевидно, что при выполнении равенст K -KiKii последний член выражения (5) компенсируется с заданной точностью. Число m компенсируемых старших разрядов определяется дифференциальными нелинейнрстями младших разрядов ЦАП. В большинстве случаев достаточно выбирать т 6-8. При поступлении единичного импульса по шине 3 управления режимом работы преобразователь переводится в режим Определение дифференциальных нелинейностей. При этом единичным сигналом на шине 15с выхода формирователя 4 кодов выходы мультиплексора 6 соединяются с шиной 14. Одновременно в регистр 36 сдвига заносится кодовая комбинация 00...01. Присутствие хотя бы одной единицы на выходах регистра 36 сдвига переводит последний сигналом с выхода элемента ИЛИ 39 в режим сдвига информации. Кроме того, единичным сигналом на шине .15 запускается генератор 34 импульсов. В результате на выходах 14 счетчика 40 формируется периодически повторяющаяся последовательность смежных кодов h oi {an-m+i 1; aj-i О } h-100 { aj i 0; aj i 1 }. При этом на выходной шине 13 преобразователя формируется переменный сигнал прямоугольной формы, амплитуда которого несет информацию о дифференциальной нелинейности (п-т+1)-го разряда. Амплитуду переменного, сигнала можно представить в виде Unc UAi(h) - UAi(h-l) ЕоК K(h) -K(h-1)+ (h)-Uni{h-1). l n-m4-1 Из (1) следует, что при смене смежных кодов h и h-1 KI Uni(h) - Uni(h-l) «0. I n -m 4-2 Поэтому. Unc Eo к (r + Лдиф|) + KI ( Uni (h ) - Uni (h - 1 ); 11ри ПОМОЩИ аналого-цифрового блока 7 амплитуда Unc переменного сигнала сравнивается с выходными сигналами аналоговых мер 25 и 26, номинальные значения выходных сигналов которых равны соответственно:Ui Kv(Eo - А): U2 Ky(Eo А), где А- допускаемое отклонение реальной единицы младшего разряда от номинальной. В зависимости от результата сравнения компараторы 27-1 и 27-2 вырабатывают сигналы, по которым импульсами с выхода одновибратора 28 код 19 счетчика 31 увеличивается или уменьшается на единицу и импульсом на шине 16-(п-т+1) заносится в регистр 22-т. Этот код при помощи дополнительного двухполярного умножающего ЦАП 23-т преобразуется в аналоговый сигнал EoKi(n-m-(-i). который является входным Сигналом двухполярного умножающего ЦАП 11-т, компенсирующим дифференциальную нелинейность {п-т+1)-го разряда основного ЦАП 10. Следящий режим работы аналого-циф{эового блока 7, ЦАП 23-т и 11m будет продолжаться до тех пор, пока не будет выполнено неравенство Ul KyUnc U2.(6) где Ку- коэффициент усиления усилителя 24 переменного сигнала. При этом обеспечивается выполнение условия Ео К Адиф(п-т+1) -K(n-m-H) Un(n-m-H)(h)Un(n-m+1)(h-1) или с учетом (4) и (5) К «-KiKii,

что позволяет компенсировать дифференциальную нелинейность (n-m+1)-ro разряда.

При выполнении неравенства б аналого-цифровой блок вырабатывает импульс на шине 18, по которому в регистре 36 сдвига производится сдвиг информации. На выходах регистра 36 сдвига устанавливается кодовая .комбинация 00...010, Дальнейшие т-1 тактов работы преобразователя в этом режиме аналогичны первому такту.

По окончании т-го такта с приходом единичного импульса по шине 18 в регистр 36 сдвига на выходах последнего устанавливается кодовая комбинация 0...0. В результате на выходе элемента ИЛИ 39 установится нулевой сигнал, переводящий регистр 36 сдвига в режим занесения информации. Одновременно выходным сигналом одновйбратора 32-2 RS-Tpt rrep 35 переводится в нулевое состояние, а выходной сигнал RS-триггера 35 поступает на вь5ходную шину 5 управления. При этом преобразователь переводится в режим Преобразование входного кода.

Таким образом, по сравнению с прототипом в предлагаемом устройстве достигается повышение точности цифроаналогового преобразования за счет компенсации погрешностей коэффициентов передачи аналогового cyf-sp rropa при снижении требований к точности компонентов. ,

Основной ЦАП 10 (фиг. 2) выполнен на микросхеме 572ПА2, дополнительные ЦАП 11 (фиг. 2) и ЦАП 23 (фиг, 3) блока 9 формирования опорных напряжений выполнены на К572ПА1Г, формирователь 4 кодОв, аналого-цифровой блок 7, дешифратор 8, блок 9 формирования опорных напряжений (фиг, 2) выполнены на микросхемах К544УД1, К521 САЗ и Микросхемах серии К561. . ТПрименяя К-разрядные дополнительные ЦАП 11 и 24, обеспечивается повышение линейности иифроаналогового преобразовани в раз при соблюдении принципа суперпозиции в основном ЦАП 10. Если принцип суперпозиции в основном ЦАП нарушается, предельно достижимая линейность преобразования ограничена погрешностями несуперпозициоиного характера и составляет 0,001%.

Формула изобретения 1. Цифроаналоговый преобразователь с автоматической коррекцией нелинейности, содержащий мультиплексор, первыэ информационные входы которого соединены с соответствующими выходами первой группы выходов формирователя кодов, первый выход которого соединен с управляющим входом мультиплексора, выходы которого

соединены с соответствующими информационными входами основного умножающего цифроаналогового преобразователя, выход которого соединен с первым входом

сумматора, второй вход которого подключен к выходу первого дополнительного умножающего биполярного цифроаналогового преобразователя, выход сумматора, являющийся выходной информационной шиной, соединен

0 с информационным входом аналого-цифрового преобразователя, вход синхронизации которого подключен к второму выходу формирОЁателя кодов, а выход готовности результата соединен с первым входом

5 формирователя кодов, второй вход которого является входной шиной управления режимом, а третий выход - выходной шиной управления, отличающийся тем, что, с целью повышения точности преобразования, в него введены дешифратор, т-1 дополнительных умножающих биполярных цмфроаналоговых преобразователей и блок формирования опорных напряжений, соответствующие выходы которого соединены с

5. входами опорного напряжения соответствующих m дополнительных умножающих биполярных цифроаналоговых преобразователей, выходы которых, кроме первого, подключены к соответствующим с третьего по (т+)-й входам сумматора, информационные входы m дополнительнь1х умножающих биполярных цифроаналогойых преобразователей подключены к соответствующей группе выходов дешифратора, входы которого

5 подключены к соответствующим выходам мультиплексора, вторые информационные входы которого являются входной шиной преобразуемого кода, выходы второй группы выходов формирователя кодов соединены с соответствующими входами синхронизации блока формирования опорных напряжений, информационные входы которого подключены к соответствующим информационным выходам аналого-цифрового преобразователя, а вход опорного напряжения объединен с входом опорного напряжения основного умножающего цифроаналогового преобразователя и является входной шиной опорного напряжения,

0 2. Преобразователь по п, 1, о т л и ч а ющ и и с я тем, что блок формирования опорных напряжений выполнен в виде m регистров и m умножаю(их биполярных цмфроаналоговых преобразователей, выходы которых являются соответствующими выходами блока, а информационные входы подключены к соответствующим выходам соответствующего регистра, входы синхронизации которых являются соответствуюЩ11ММ входами синхронизации блока.

информационные входы первого регистра объединены с соответствующими информационными входами остальных т-1 регист ров и являются соответствующими информационными входами блока, вход опорного напряжения первого умножающего биполярного цифроаналогового преобразователя объединен с входами опорного напряжения остальных т-1 умножающих биполярных цифроаналоговых преобразивателей и является входом опорного напряжения.

3.Преобразователь по п. 1, о т л и ч а ющ и и с я тем, что аналого-цифровой преобразователь выполнен в виде усилителя переменного сигнала, первой и второй аналоговых мер, первого и второго компараторов, первого, второго и третьего элементов И, реверсивного счетчика импульсов и одновибратора, вход которого является входом синхронизации аналого-цифррэо о преобразователя, а выход соединен с первыми входами первого и втброго элементов

И и с неинвертирующим входом третьего элемента И, выход которого является выходом готовности результата аналого-цифрового преобразователя, а первый и второй инвертирующие входы объединены с вторыми входами соответственно первого и второго элементов И и подк/Гючены к выходам соответственно первого и второго компараторов, первые входы которых соединены с выходами соответственно первой и второй аналоговых мер, а вторые вход1д подключе мы к выходу переменного сйгкала, вход которого. является информационным входом аналого-цифрового преобразователя, выходы первого и второго элементов И соединены соответственно с входом суммирования и вычитания реверсивного счетчика и импульсов. Выходы которого являются информационными выходами аналого-цифрового преобразователя.

4.Преобразователь по. п. 1, о т л и ч а ющ и и с я тем, что формирователь кодов выполнен в виде первого и второго одновибраторов, RS- и D-триггеров. первого и второго элементов ИЛИ, генератора импуль сов, регистра сдвига, т+2 элементов И и реверсивного счетчика импульсов, выходы которого являются первой группой выходов формирователя кодов, а информационные входы объединены с соответствующими входами первого элемента ИЛИ, с первыми входами соответствующих первых m элементов И и подключены к соответствующим выходам регистра сдвига, вход управления которого объединен с входом первого одновибратора и подключен к выходу первого элемента ИЛИ, а вход синхронизации объединен с S-входом D-триггера и подключен к выходу второго элемента ИЛИ, первый вход которого является первым входом фбрмирователя кодов, а второй вход объединен с S-входом RS-триггера, R-вход которого подключен к выходу первого одновибратора, инверсный выход является третьим выходом формирователя кодов, а прямой выход - первым выходом формирователя кодов и соединен с входом стробирования генератора импульсов, выход которого подключен к первым входам {т+1)-го и{т+2)-гб элементов И и к входу синхронизации D-триггера, инверсный выход которого соединен со своим D-входом и вторым входом (т+1)-го элемента И, а прямой выход - с вторым входом (т+2}-го элемента И, выход которого является вторым въ)ходом формирователя кодов и соединен с входом разрешения записи информации реверсивного счетчика импульсов, вычитающий вход которого объединен с ВТОРЫМИ входами первых m элементов И и подключен К выходу ( т+1)-го элемента И, вход второго одновибратора является вторым входом формирователя кодов, а выход соединен с вторым входом второго элемента ИЛИ, вход последовательного ввода информации регистра сдвига объединен с входами, кроме первого, параллельного ввода информации регистра сдвига и подключен к шине логического нуля, первый

; вход параллельного ввода информации регистра сдвига подключен к шине логической единицы, выходы m первых элементов И являются второй группой выходов формирователя кодов.

Win-m l}

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении прецизионных систем цифроаналогового преобразователя. Цель изобретения - повышение точности преобразования. Цифроаналоговыйпреобразователь с автоматической коррекцией нелинейности содержит входные шины 1-3, формирователь 4 кодов, управляющую выходную шину 5, мультиплексор 6, аналого-цифровой преобразователь 7, дешифратор 8, блок 9 формирования опорных напряжений, основной цифроаналоговый преобразователь 10, m дополнительных умножающих биполярных мифроаналоговыхпреобразователей 11.111.т, сумматор. 12И информационную выходную шину 13. Представлены схемы основных блоков 4, 6 и 9. Положительный эффект достигнут за счет введения дешифратора 8, блока 9 формирования опорных напряжений и дополнительных циф- роаналоговых преобразователей 11. Повышение точности обусловлено компенсацией погрешностей передачи сумматора 12 при снижении требований к точности компонентов. 3 з.п. ф-лы, 6 ил.21-'n-mi^l]ЮJ213

Фиг5