Преобразователь двоичного кода в двоично-десятичный Советский патент 1987 года по МПК H03M7/12 

Изобретение относится к автоматике и цифровой вычислительной технике н может быть использовано при пост- рое нии двоично-десятичных преобразователей .

Цель изобретения - упрощение преобразователя.

На чертеже представлена функциональная схема преобразователя двоичного кода в двоич.чо-десятичный.

Преобразователь содержит суммато-- ры 1 и 2, регистры 3 и 4, генератор 5 импульсов, схему 6 сравнения, элемент ИЛИ 7, первый и второй элемент И 8 и 9, первый и второй двоично-десятичные счетчики 10 и 11, информационный вход 12, вход 13 установки, выходы 4 преобразователя.

Преобразователь работает следующим образом.

В начале преобразования на вход 3 установки подается сигнал, кото- рьй устанавливает в нулевое состояние второй регистр 4 и второй дроич- но-десятичный счетчик 1t, а в первый двоично-десятичный счетчик 10 записывает двоичный, код числа 9. Этот код складьшается на сумматоре 1 с ну левьм кодом регистра 4 и поступает на схему 6 сравнения для сравнения с преобразуемым двоичным кодом, поступающим на схему сравнения с входов 12. Если преобразуемый код больше кода числа 9, то на. втором выходе А В схемы 6 сравнения появляется сигнал уровня логической единицы, ко- торьй разрешает происхождение тактовых иг-шульсов с генератора 5 импульсов через второй злемент И 9 на вход прямого счета второго двоично-десятичного счетчика 1 и синхровход регистра 4. При этом с каждым тактовым импульсом содержимое регистра 4, а значит и двоичного числа на выходе первого сумматора 1 будет увеличиваться на двоичное число 10, а второй двоично-десятичный счетчик 11 будет подсчитывать количество тактовых импульсов, которые, в данном случае, имеют вес десятков выходного двоично-десятичного кода. Этот процесс продолжается до тек пор, пока двоичное число на выходе первого сумматора 1 становится равным или превышает преобразуемьш двоичный код. Если число на выходе первого сумматора 1 превышает преобразуе1мый дво224822

ичный код, то с второго выхода исчезнет, а на третьем выходе А- В схемы 6 сравнения появляется сигнал уровня логической единиц., который 5 разрешает прохождение тактовых им-- пульсов с генератора 5 импульсов через первый злемент И 8 на вход обратного счета первого двоично-десятичного счетчика 10, в которьй был пред- 0 варительно записан двоичньй код числа 9. С каждым тактовым импульсом это число уменьшается на единицу, соответственно уменьшается двоичное число на вь.ходе первого сумматора . В момент равенства этого числа преобразуемому двоичному коду на третьем выходе А - В исчезает, а на первом выходе схемы 6 сравнения появляется сигнал уровня логической единиц1л, по которому числа с выходов первого и второго двоично-десятичных счетчиков 0 и I1, имеющих соответственно вес единиц и десятков, переписываются в регистр 3 и устанав- ливаются на выходах 14 преобразователя. Этот же сигнал через элемент РШИ 7 устанавливает преобразователь в исходное состояние.

15

20

30

ормула изобретения

Преобразователь двоичного кода в двоично-десятичньй, содержащий .генератор импульсов, схему сравнения, первый и второй двоично-десятичные счетчики, первьй регистр, первый сумматор, элемент ИЛИ, нервый и второй элементы И, первые входр, которых соединены с выходом генератора импульсов, а вторые входы соответственно

соединены с выходами Больше и Меньше схемы сравнения, первая группа входов которой соединена с информационными входами преобразователя, выходы первого сумматора соединены с информационными входами первого регистра, выходы которого соединены с первой группой входов первого сумматора, отличающийся тем,

что, с целью упрощения преобразователя, он содержит второй сумматор и второй регистр, входы которого соединены с выходами первого н второго двоично-десятичных счетчиков, входы

обратного и прямого счета которых соответственно соединены с выходами первого и второго элементов И, выход Равно схемы сравнения соединен с входом записи второго регистра и с

первым входом элемента ШШ, выход которого соединен с входами сброса второго двоично- десятичного счетчика и первого регистра и с синхровходом первого двоично-десятичного счетчика, выходы которого соединены с входами младших разрядов второго сумматора, вторая группа входов которого соединена с выходами первого регистра, входы старших разрядов первой группы второго сумматора соединены с входом логического нуля преобразователя, выходы которого соединены с выходами второго рет истра, выходы второго сумматора соединены с второй группой входов схемы сравнения, вход логичесРедактор Е.Папп Заказ 2878/55

Составитель Н.Шелобанова

Техред А.Кравчук .Корректор С.Шекмар

Тираж 901Подписное

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб,, д.4/5

Производственно-полиграфическое предприятие,г.Ужгород,ул.Проектная,4

кой единицы преобразователя соединен с информационными входами первого и четвертого разрядов первого двоично- десятичного счетчика и с входами второй группы второго и четвертого разрядов второго сумматора, входы остальных разрядов второй группы которого соединены с входом логического нуля преобразователя, вход установки которого соединен с вторым входом элемента ИЛИ, выход второго элемента И соединен с синхровходом первого регистра, информационные входы второго и третьего разрядов первого двоично- десятичного счетчика соединены с входом логического нуля преобразователя.

Изобретение относится к области автоматики и цифровой вычислительной техники и может быть использовано при построении двоично-десятичных преобразователей. Целью изобретения является упрощение преобразователя. Поставленная цель достигается тем, что преобразователь двоичного кода в двоично-десятичный, содержащий первый сумматор 2, первый регистр 4, схему сравнения 6, первый и второй двоично-десятичные Счетчики 10, II, первый и второй элементы И 8. 9 и элемент ИЛИ 7, содержит второй сумматор 1 и второй регистр 3, входы которого соединены с выходами двоично-десятичных счетчиков 10, 11, входы обратного и прямого счета которых соединены с выходами первого и второго элементов И 8, 9, выходы первого счетчика 10 соединены с первыми входами второго сумматора 1, вторые входы которого соединены с выходами первого регистра 4, а выходы первого сумматора 2 соединены с вторыми входами схемы сравнения 6. 1 ил. сл со to ю 4 00 KD