Преобразователь двоичного кода в двоично-десятичный Советский патент 1991 года по МПК H03M7/12 

Изобретение относится к вычислительной технике и может быть использовано в вычислительных устройствах для преобразования целых двоичных чисел, представленных в дополнительном коде, в двоично-десятичные или шестнадцатерич- ные.

Целью изобретения являются расширение класса решаемых задач за счет обеспечения возможности преобразования отрицательных чисел и обеспечения преобразования двоичного кода в шестнадцате- ричный код.

На чертеже представлена блок-схема преобразователя двоичного кода в двоично- десятичный.

Преобразователь содержит сдвиговой регистр 1, триггер 2 знака, триггерЗ, формирователь 4 импульсов, счетчик 5, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 6, дешифратор 7. элемент ИЛИ-НЕ 8, генератор 9 импульсов, сумматоры 10i-10n, регистры 111-11П, четыре группы элементов ИЛИ-НЕ 12-15, выход- ной регистр 16, вход 17 знака, информационный вход 18 преобразователя, вход 19 синхронизации, вход 20 режима преобразования, выход 21 знака преобразователя, информационный выход 22.

Сумматоры 10i и регистры 11| выполнены четырехразрядными.

Преобразователь работает следующим образом.

По приходу тактового импульса на вход 19 синхронизации преобразователя преобразуемая величина, поступающая на инфор- мационный вход 18, записывается в сдвиговой регистр 1, знаковый разряд при этом запоминается в триггере 2. В этот же момент формирователь 4 импульсов устанавливает в нулевое состояние регистры 111-11П, счетчик 5. а также устанавливает в единицу триггер 3, который управляет сдвигом сдвигового регистра 1 и разрешает работу генератора 9 импульсов.

Первый (старший) разряд преобразуемой величины с выхода регистра 1 сдвига поступает на вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 6, а затем на первый вход первого операнда сумматора 1СИ младшей тетрады. При работе устройства в режиме преобразования в двоично-десятичный код, наличии уровня логического О на входе 20 режима преобразования, на трех группах элементов ИЛИ-НЕ 12-14 определяется необходимость коррекции (прибавление 6 к соответствующей тетраде преобразуемой величины).

Первый импульс с генератора 9 импульсов поступает на входы синхронизации регистров 1 11 11 п, записывая в них

промежуточный результат, а также на счетный вход счетчика 5, увеличивая его содержимое на единицу, и вход синхронизации сдвигового регистра 1, осуществляя сдвиг

на один разряд. Информация с выходов регистров 111-11П поступает на входы первого слагаемого сумматоров Ют -10л со сдвигом на один разряд.

На первый вход первого слагаемого

0 сумматора 10i поступает второй (по старшинству) разряд преобразуемой величины, поступающий с выхода сдвигового регистра 1 через элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 6. При помощи групп элементов ИЛИ-НЕ 125 14 анализируется содержимое регистров. Если коррекция в каком-либо из регистров необходима, то соответствующий элемент ИЛИ-НЕ группы элементов ИЛИ-НЕ 15i- 15п вырабатывает сигнал прибавления чис0 ла 6 в соответствующем данному регистру сумматоре.

По приходу второю и последующих импульсов с генератора 9 импульсов преобразователь продолжает работать аналогично.

5 (N 1) й импульс с генератора 9 импульсов поступает на вход синхронизации сдвига сдвигового регистра 1, на входе которого устанавливается N-й (младший) разряд преобразуемой величины. Выход дешифратора

0 Т- соответствующий состоянию счетчика 5, равному N-1, поступает на второй вход эле- ментл ИЛИ-НЕ 8. Если преобразуемая величина - отрицательное число, то элемент ИЛИ НЕ 8 открыт, если положительное 5 закрыт Таким образом происходит прибавление единицы только для отрицательных чисел На выходе сумматоров 10|-10П получается результат преобразований.

N-й импульс с генератора 9 импульсов

Q поступает на вход синхронизации регистров 1 1i-11n, переписывая в них результат преобразований Выход дешифратора 7, соответствующий состоянию счетчика 5, равному N, устанавливает триггер 3 в нулевое

5 состояние, что запрещает работу генератора 9 импульсов.

По лриходу тактового импульса на вход 19 синхронизации информация из регистров 111-11П переписывается в выходной ре0 ГИСТР 6. В этот же момент преобразователь устанавливается в исходное состояние.

При работе устройства в режиме преобразования в шестнадцатеричный код наличие уровня логической 1 на входе 20

-с режима преобразования блокирует элементы ИЛИ 15i-15n.

В этом случае происходит сдвиг без коррекции. На выходе регистров 111-11„ после окончания преобразований устанавливается шестнадцатеричный код.

Формула изобретения

Преобразователь двоичного кода в двоично-десятичный, содержащий сдвиговый регистр, п последовательно соединенных сумматоров, где п - число тетрад двоично- десятичного кода, п регистров, три группы элементов ИЛИ-НЕ, выходной регистр, триггер, формирователь импульсов, генератор импульсов, счетчик и дешифратор, вход которого соединен с выходом счетчика, тактовый вход которого соединен с выходом генератора импульсов, тактовыми входами регистров и синхровходом синхронизации сдвига сдвигового регистра, информацией- ный вход которого является информацион- ным входом преобразователя, информационный выход которого является информационным выходом выходного регистра, синхровход которого соединен с синх- ровходом преобразователя, входом синхронизации сдвигового регистра и входом формиоователя импульсов, единичный выход которого соединен с входом сброса счетчика и входами сброса регистров, ин- формационные входы которых соединены с выходами соответствующих сумматоров, входы трех старших разрядов первого операнда которых соответственно соединены с выходами трех младших разрядов соответ- ствующих регистров, выходы двух младших разрядов -го регистра ( - п) соединены соответственное первым и вторым входами 1-го элемента ИЛИ-НЕ первой группы, выход которого соединен с первым входом 1-го элемента ИЛИ-НЕ второй группы, выход которого соединен с первым входом 1-го элемента ИЛИ-НЕ третьей группы, вторые входы 1-х элементов ИЛИ-НЕ второй и третьей групп соединены соответственно с инверсным выходом третьего и выходом четвертого разрядов 1-го регистра, выход четвертого разряда которого соединен с входом младшего разряда первого операнда (I + 1)-го сумматора, выходы всех разрядов регистров соединены с информационными входами выходного регистра, вход генератора импульсов соединен с прямым выходом триггера, единичный и нулевой входы которого соединены соответственно с нулевым выходом формирователя импульсов и первым выходом дешифратора, инверсный выход триггера соединен с входом управления сдвигом сдвигового регистра, входы первого и четвертого разрядов второго операнда всех сумматоров соединены с входом логического нуля, отличающий- с я тем, что, с целью расширения класса решаемых задач за счет обеспечения возможности преобразован, ч отрицательных чисел и возможности преобразования двоичного кода в шестнадцатеричный код, в него введены четвертая группа элементов ИЛИ-НЕ, триггер знака, элемент ИЛИ-НЕ и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, первый и второй входы которого соединены соответственно с выходом сдвигового регистра и прямым выходом триггера знака, информационный и синхровход которого соединены соответственно с входом знака и входом синхронизации преобразователя, выход знака которого соединен с выходом знака выходного регистра, вход знака которогосо- единен с прямым выходом триггера знака, инверсный выход которого соединен с первым входом элемента ИЛИ-НЕ, второй вход которого соединен с вторым выходом дешифратора, а выход элемента ИЛИ-НЕ сое- динен с входом переноса первого сумматора, вход режима преобразования преобразователя соединен с первыми входами элементов ИЛИ-НЕ четвертой группы, вторые входы которых соединены с выходами соответствующих элементов ИЛИ-НЕ третьей группы, а выход 1-го элемента ИЛИ- НЕ четвертой группы соединен с входами второго и третьего разрядов второго операнда 1-го сумматора.

Изобретение относится к вычислительной технике и может быть использовано в вычислительных устройствах для преобразования целых двоичных чисел, представленных в дополнительном коде, в двоично-десятичные или шестнадцатиричные. Целью изобретения является расширение класса решаемых задач за счет обеспечения возможности преобразования отрицательных чисел и преобразования двоичного кода в шестнадцатиричный код. Поставленная цель достигается тем, что в преобразователь двоичного кода в двоично-десятичный, содержащий сдвиговый регистр 1, триггер 3, формирователь импульсов 4, счетчик 5, дешифратор 7, генератор импульсов 9, N сумматоров 10, регистров 11, группы N элементов ИЛИ - НЕ 12 - 14, выходной регистр 16, дополнительно введены триггер знака 2, элемент Исключающее ИЛИ 6, элемент ИЛИ - НЕ 8 и группы N элементов ИЛИ - НЕ 15. 1 ил.