Преобразователь двоичного кода в двоично-десятичный Советский патент 1986 года по МПК H03M7/00 

Изобретение относится к вычислительной технике, предназначено для преобразования двоичных кодов нескольких операндов в двоично-десятичные коды с выдачей их параллельно- последовательным кодом и может быть использовано в устройстве отображения информации (УОИ) метеорологической радиолокационной станции (МРЛ).

Цель изобретения - расширение функциональных возможностей, преобразователя за счет обеспечения возможности преобразования разноформатных кодов и упрощение преобразователя.

На фиг. 1 приведена структурная схема преобразователя; на фиг. 2 - блок-схема накапливающего сумматора , на фиг. 3 - схема блока управления; на фиг. 4 - схема блока оперативной памяти.

Преобразователь двоичного кода в двоично-десятичный (фиг. 1) содержит регистры 1 и 2 адреса, блок 3 постоянной памяти, накапливающий сумматор 4, блок 5 управления, счетчик 6, блок 7 оперативной памяти, первый 8 и второй 9 элементы ИЛИ вход 10 выбора режима преобразования вход 11 выбора режима регистрапд1и, вход 12 пуска, вход 13 сброса, первый и второй тактовые входы 14 и 15, информационный вход 16 преобразователя, тактовый выход 17 блока управления, выход 18 сброса блока управ- ления, выход 19 разрешения записи блока управления, группы выходов 20 и 21 второго и первого регистров адрса, выход 22 признака наличия запято выход 23 признака окончания преобра- зования блока постоянной памяти, выход 24 переноса сумматора, группу выходов 25 счетчика, группу выходов 26 преобразователя.

Регистры 1 и 2 адреса выполнены в виде счетчиков, входы установки и счетные входы которых являются входами сброса и разрешения записи регистров адреса соответственно.

Накапливающий сумматор 4 содержит (фиг. 2) комбинационный сумматор 27, регистр 28, группу э тементов И 29 и элемент 30 задержки.

Блок 5 управления содержит (фйг.З триггер 31, элементы 32 и 33 запрета элемент И 34, элемент 35 запрета, элемент 36 задержки и элемент ИЛИ 37

Блок 7 оперативной памяти (фиг.4) содержит оперативное запоминающее устройство (ОЗУ) 38, шииньй формирователь 39 и элемент НЕ 40.

Преобразователь работает в двух режимах: в режиме преобразования и в режиме потетрадной вьщачи двоично- десятичных кодов.

В режиме преобразования на вход 10 преобразователя поступает адрес Ф10 старшего из набора двоично-десятичных эквивалентов, соответствующего данному операнду, на вход 11 - адрес старшей тетрады двоично-десятичного кода данного операнда в блоке 7, на вход 12 - импульс И12 запуска, на вход 14 - тактовые импульсы ТИ14, на вход 16 - преобразуемый двоичньй код Ф16.

Преобразование п -разрядного двоичного кода операнда Ф16 основано на последовательном сложении положительного кода Ф16 с отрицательными значениями двоичных эквивалентов десятичных разрядов меры, соответствующей данному операнду.

Дополнительньй код Ф21 двоичного эквивалента комбинационно вырабатывается на выходе 21 блока 3, с выхода 22 которого снимается признак П22 наличия запятой, а с вьпсода 23 - признак П23 останова.

Число сложений в дополнительном коде до получения переноса в (Л + 1)-й разряд подсчитьшается счетчиком 6, с выхода которого тетрада двоично- десятичного кода заносится в блок 7 по адресу, формируемому счетчиком 2.

До начала преобразования на преобразователь поступают коды Ф10,Ф11, Ф16. Цикл преобразования начинается с поступлением И12, по которому коды Ф10 и Ф11 заносятся в регистры 1 и 2 соответственно, а код Ф16 - в регистр 28 накапливающего сумматора

4.Триггер 31 блока 5 переходит в единичное состояние, а с выхода 18 блока 5 поступает импульс И 18 обнуления счетчика 6.

С приходом ТИ14 значения (Ф16+Ф2Г с выхода сумматора 27 заносится в регистр 28 по окончании импульса И17, поступающего с выхода 17 блока

5.На выходе сумматора 27 формируется новое значение суммы (Ф16+Ф21),

а содержимое счетчика 6 увеличивается на 1. Сложения продолжаются до тех пор, пока на выходе 24 сумматоpa 4 сохраняется признак переноса П2А-1. Если в промежутке между тактами возникает П24-0, то в новом такте передачи значения (Ф16+Ф21) в регист 28 не происходит, а на выходе 19 блока 5 вырабатывается импульс И19, по которому полученная в предыдущем такте тетрада двоично-десятичного кода совместно с признаком П22 заносится в блок 7 по адресу, о.пределяе- мому регистром 2. По окончании содержимое регистров адреса 1 и 2 увеличивается на 1, а.через задержку С счетчик 6 обнуляется по И18.

Если полученная тетрада не последняя для данного операнда, то на выходе 23 блока 3 сохраняется и по ТИ14 содержимое регистра 28 суммируется с новым кодом Ф21 до возникновения . При триггер 31 блока 5 переходит в нулевое состояни запрещая формирование И17 и И19. Входы-выходы шинного формирователя 39 при переходят в третье состояние и отключаются от входов- выходов ОЗУ 38, которое таким образом активизируется на считывание.

В режиме вьщачи триггер 31 находится в нулевом состоянии, на вход 13 преобразователя поступает импульс сброса И13, на, вход 11-начальный адрес Ф11 вьщаваемой последовательности тетрад двоично-десятичных кодов, а на вход 15- тактовые импуль- ры ТИ15.

По И13 код Ф11 заносится в регистр 2, и с частотой ТИ15 с выхода 26 блока 7 снимается требуемая после Ьовательность двоично-десятичных кодов. При этом ТИ15 вьщаются в качестве импульсов считывания.

Формула изобретения

Преобразователь двоичного кода в двоично-десятичньй, содержащий блок постоянной памяти, накапливающий сумматор, блок управления и счетчик, счетный вход которого соединен с тактовым выходом блока управления и тактовым входом накапливающего сумматора, первая группа информационных входов которого соединена с группой информационных входов преобразователя, вход пуска которого соединен с входом пуска блока управления и входом сброса накапливающего сумматора, вторая группа информационных входов которого соеди

,

221757

нена

10

25

с группой кодовых выходов блока постоянной памяти, а выход переноса накапливающего сумматора соединен с входом готовности тетрады блока управления, тактовый вход которого соединен с первым тактовым входом преобразователя, выход сброса блока управления соединен с входом сброса Счетчика, отличающийся тем, что, с целью расширения функциональных возможностей за счет обеспечения возможности преобразования разноформатных кодов и упрощения преобразователя, в него

J5 введены первьй и второй регистры адреса, первый и второй элементы ИЛИ и блок оперативной памяти, а блок управления содержит триггер, три элемента запрета, элемент И, эле2Q мент ИЛИ и элемент задержки, причем адресные входы блоков постоянной и оперативной памяти соединены соответственно с выходами первого и второго регистров адреса, информационные входы которых соединены соответственно с входом выбора режима преобразования и входом выбора режима регистрации преобразователя, вход пуска которого соединен с входом сброса первого регистра адреса и nepBbtti входом первого элемента ИЛИ, второй вход которого соединен с входом сброса преобразователя, второй тактовьй вход которого соединен с первым входом второго элемента ЧЛИ и с тактовым выходом преобразователя, группа информационных выходов которого соединена с группой выходов блока оперативной памяти, вход разрешения записи которого соединен с выходом разрешения записи блока управления , с входом разрешения запи- : си первого регистра адреса и вторым входом второго элемента ИЛИ, выход которого соединен с входом разрешения записи второго регистра адреса, вход сброса которого соединен с вы- кодом первого элемента ИЛИ, вход признака окончания преобразования блока управления соединен с выходом

SO признака останова блока постоянной памяти, выход признака наличия запятой которого соединен с входом старшего разряда группы числовых входов блока оперлтивной памяти,

55 остальные разряды, группы числовых входов которых соединены с груп пой выходов счетчика, вход готовности тетрады блока управления соединен с

30

35

40

45

51

запрещакяцнми входами первого и второго элементов запрета и первым вхо- дом элемента И, второй вход которого соединен с выходом третьего элемента запрета, с входом второго элемента и с первым входом первого элемента запрета, второй вход которого соединен с входом окончания преобразования блока управления, а выход первого элемента запрета соедине с синхровходом триггера, S-вход которого соединен с входом пуска блока управления, запрещающим входом третьего элемента запрета и первым входом элемента ИЛИ, второй вход ко- торого соединен через элемент задержки с выходом второго элемента запрета и с выходом разрешения записи блока управления, тактовый вход которого соединен с первым входом третьего элемента запрета, второй вход которого соединен с выходом триггера, выходы элементов И и ИЛИ соответственно являются тактовым выходом и выходом сброса блока управления.

2. Преобразователь по п. 1, отличающийся тем, что в нем

7576

накапливающий сумматор содержит комбинационный сумматор, группу элементов И и элемент задержки, вход которого соединен с входом сброса накапливающего сумматора и R -входом регистра, С -вход которого соединен с тактовым входом накапливающего сумматора, первая группа информационных входов которого соединена с первыми входами элементов И группы соответственно, вторые входы которых соединены с выходом элемента задержки, а выходы элементов И группы соответственно соединены с 5 -входами разрядов регистра, С -входы которых соответственно соединены с группой выходов комбинационного сумматора, выход переноса которого является выходом переноса накапливающего сумматора, вторая группа информационных входов которого соединена с первой группой входов комбинационного сумматора, вторая группа входов которого соединена с группой выходов регистра, а вход переноса комбинационного сумматора соединен с входом логического О.

фиг. 3

ф

«ff

38

/7

15

гв

Изобретение относится к области вычислительной техники, предназначено для преобразования двоичных кодов нескольких операндов в двоично-десятичные коды с вьщачей их параллельно- последовательным кодом и может быть использовано в устройстве отображения информации (УОИ) метеорологической радиолокационной станции (МРЛ). Целью изобретения является расширение функциональных возможностей за счет обеспечения возможности преобразования разноформатных кодов и упрощение преобразователя. Это достигается за счет того, что в преобразователь, реализующий метод последовательного вычитания эквивалентов, введен блок оперативной памяти, первый и второй регистры адреса и два элемента ИЖ, причем адресные входы блоков постоянной и оперативной памяти соединены соответственно с выходами первого и второго регистров адреса, входы которых соединены соответственно с входами выбора режима преобразования и выбора режима регистрации преобразователя, оперативная память используется для хранения отдельных рчзря- дов двоично-десятичного кода, а допустимость очередного вычитания эквивалента определяется по сигналу переноса накопительного сумматора, 1 з.п. ф-лы. 4 ил. i (О С

W

о

W

im rao3t«tf:tigi

. Ч

Редактор И. Касарда

Составитель М. Аршавский

Техред Л,Олейник Корректор А.Ференц

Заказ 1621/60 Тираж 816Подписное

ВНИИПК Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент, г. Ужгород, ул.Проектная, 4