Устройство для контроля логических блоков Советский патент 1987 года по МПК G06F11/26 

Изобретение относится к вычислительной технике, может быть использовано при контроле работоспособности логических блоков методами цифровой фильтрации и является усовершенствованием устройства по авт. св. № 1185342.

Цель изобретения - повышение досто- верности контроля за счет контроля каждого выхода контролируемого логического блока по совокупности значений нескольких спектральных коэффициентов.

Эти коэффициенты вытеснены на отдельных участках входной тестовой последовательности - множествах последовательно поступаюших наборов входных переменных, т.е. обнаруживаются симметрические ошибки на выходах контролируемого блока.

Это устройство обеспечивает формирование последовательности из п-разрядных параллелЬ|Лых кодовых комбинаций, сменяющих друг друга в соответствии с чередованием неравномерных участков входной тестовой последовательности, что необходимо при прбверке значений спектральных коэффициентов выходных функций блока на соответствующих участках.

На чертеже представлена структурная схема устройства.

Устройство для контроля логических блоков содержит генератор 1 тактовых импульсов, первый 2 и второй 3 триггеры, первый 4 и второй 5 элементы И, элемент 6 задержки, счетчик 7 тактовых импульсов, счетчик 8 отсчета участков входной тестовой последовательности (счетчик с переменным модулем), группу регистров 9 сдвига, группу блоков 10 свертки сигналов, группу сумматоров 11 по модулю два, блок 12 памяти эталонных спектральных коэффициентов, коммутатор 13, сумматор-БЫЧитатель 14, блок 15 индикации, вход 16 пуска. Выходы счетчика 7 соединены с входами контролируемого логического блока 17.

Устройство работает следующим образом.

После подачи питания производится установка устройства в исходное состояние:

счетчик 7 и триггеры 2 и 3 устанавливаются в нулевое состояние; в регистры 9 сдвига записываются в двоичном коде аргументы (0;; ((),...,(), i 1-m, j 1-k спектральных коэффициентов S,/(Q),;), выбранных в качестве контролируемых параметров на соответствующих участках Т,, j 1 -k входной тестовой последовательности для соответствующих выходов i 1-m контролируемого логического блока 17, при этом значение разрядов ш,/; аргумента и,/ записывается в ячейку d (C k-j) i-го регистра 9 сдвига, 0 d nk-1;

в счетчик 8 отсчета участков входной тестовой последовательности записываются числа 1, выражающие количества наборов X, последовательно формируемых счетчиком 7 и составляющих участки Ту, j 1-k входной тестовой последовательности контролиV

руемого блока 17, 1 N; 2, п - число разрядов счетчика 7; в блок памяти записываются числа

S,- S 2- S,-,(a),-,), .

где S,; 2 f/(x)wal (со,-;, x)

значение

Q спектрального коэффициента с аргументом на J-M участке Т, входной тестовой последовательности для i-ro выхода логического блока 17; fi(x) - логическая функция, реализуемая на выходе контролируемого блока 17;

5 в сумматор-вычитатель 14 записывается число

S,| 2 - S,,(w,i) . I t

где S,i (ci)/i) 2 f,-(x) wal (cOii, x)-значение 0X€.Tt

спектрального коэффициента с аргументом con на первом участке T| входной тестовой последовательности.

На вход 16 пуска устройства подается

5 импульс запуска, который устанавливает триггер 2 в единичное состояние. При этом единичный сигнал с прямого выхода триггера 2 подается на вход элемента И 4 и разрешает поступление импульсов с выхода генератора 1 на синхронизирующий вход сум0 матора-вычитателя 14 и через элемент 6 задержки на счетный вход триггера 3.

Сигнал «Лог. нуль с выхода триггера 3, формирующийся после каждого четного, считая от момента запуска устройства, тактового импульса генератора 1, поступает на

5 первый управляющий вход коммутатора 13 и вход суммы (разности) сумматора-вычита- теля 14. При этом коммутатор 13 осуществляет подключение выходов сумматоров 11 по модулю два к информационным входам

сумматора-вычитателя 1 который настраивается на выполнение операции сложения числа, соответствующего поданным на его информационные входы сигналам, с результатом предыдущего действия. Комбинация сигналов х (Х|, Х2,...,х„) с выходов счетчика 7

5 поступает на входы контролируемого логического блока 17, с выходов которого поступают сигналы, соответствующие значениям логических функций fi (x),...,fm(x). Комбинация X поступает также на первые группы входов блоков 10 свертки сигналов, на вто0 рые группы входов которых поданы комбинации сигналов ш,у ((О,,, o:i / ,(o...,(jS). На выходах блоков 10 формируются сигналы

и

Zij(x) ((0;/, 2 ХлСО,;(тоё2), ЯВЛЯЮ-

5 щиеся линейными функциями, эквивалентными функциям Уолша wal (и,;, х). Эквивалентность определяется равенством walX Х(йф x)Zi,(x)- Zij(x), где Zr/(x) -

отрицание функции Z;/(x). Сигналы Z,;(x) и f,(x), i 1-m поступают на сумматоры 11 по модулю два, которые производят вычисление логических выражений вида Z,/tx) ®fi(x). Сигналы, соответствующие вычисленным значениям, с выходов сумматоров 11 поступают на первую группу входов коммутатора 13, на вторую группу входов которого поступают сигналы Z,j{x) с выходов блоков 10 свертки. При этом зачения сигналов на первых входах коммутатора 13 соответствуют числу

Y(x)-| ,-/(x) е f/(x),

а сигналы на вторых входах коммутатора 13 соответствуют числу

Z(x)f 2--7,Дх).

После поступления первого или нечетного с момента запуска тактового импульса сумматор-вычитатель 14 производит сложение числа Y/(x), соответствующего сигналам, поступивщим на его информационные входы, с результатом предыдущего действия. Затем задержанный в элементе 6 задержки на время, требуемое для выполнения операции сложения сумматором-вы- читателем 14, нечетный импульс поступает на вход триггера 3 и устанавливает его в единичное состояние. Сигнал «Лог. единица, поступая с выхода триггера 3 на управляющей вход коммутатора 13 и вход суммы (разности) сумматора-вычитателя 14, осуществляет подключение вторых входов коммутатора 13 к информационным входам сумматора-вычитателя 14 и настраивает последний на выполнение операции вычитания числа Z,(x), соответствующего поступивщим на его информационные входы сигналам, из результата предыдущего действия.

При поступлении с выхода генератора 1 на синхронизирующий вход сумматора- вычитателя 14 четного с момента запуска тактового импульса сумматор-вычитатель 14 производит вычитание числа из результата предыдущего действия. После поступления пары из нечетного и четного тактовых импульсов результат предыдущего действия суммируется с числом 2 (x) wal(a)y-, х), так

Дх)(х)2 ,v(x)e f/(x)- -Z,,(x)S 2- f,-(x) wal(co,-;, X).

После выполнения сумматором-вычи- тателем 14 операции вычитания задержанный элементом 6 задержки чеуный импульс поступает на счетный вход триггера 3. Триггер 3 устанавливается в нулевое состояние, что приводит к увеличению числа, записанного в счетчике 7, на единицу, так как счетчик 7 изменяет свое состояние по заднему фронту импульса, формируемого на выходе триггера 3.

После поступления 2N/-ro, считая от начала j-ro участка Т,- входной тестовой последовательности, тактового импульса генератора 1 в сумматоре-вычитателе 14 окажется записанным число

-т . ,

ЛS; -Sy+ S,- -Sy-f 2 2- S,-y(со,;),

где 5г;(ш,/) - значение спектрального коэффициента действительно реализуемой на i-M выходе контролируемого логического блока 17 логической функции f(x), вычисленное на участке Т, входной тестовой послеовательности

0

5;у (со,,) 2 fj (х) wa (со,-,, х). xelj

Задержанный элементом 6 задержки с начала участка Т тактовый импульс установит триггер 3 в нулевое состояние. При этом блок 8 отсчета участков входной тестовой последовательности по заднему

5 фронту импульса, появивщегося на выходе триггера 3, Nj-ro по счету с начала участка Ту, формирует импульс, сигнализирующий о начале следующего (j + l)-ro участка входной тестовой последовательности. Этот импульс поступает на тактовые входы регист0 ров 9 сдвига, на блок 15 индикации, на блок 12 памяти и на коммутатор 13. При этом в регистрах 9 осуществляется сдвиг записанной комбинации на один разряд и в ячейках регистров 9 с номерами tk- 1, t 1-n, окажутся записанными числа (оф+|). С прямых

5 выходов этих ячеек сигналы, соответствующие числам (о/(/+:), подаются на вторые группы входов соответствующих блоков 10 свертки сигналов. Импульс со счетчика 8 отсчета, поступая на управляющий вход

Q блока 15 индикации, разрещает отображение результата контроля на интервале Т; входной тестовой последовательности. Если на блоке 15 индикации отразится число О, соответствующее равенству эталонных и действительных значений спектральных коэффи5 циентов, то контролируемый блок 17 признается работоспособным на множестве входных комбинаций X, принадлежащих интервалу Ту тестовой последовательности. В случае неисправности контролируемого логического блока 17, при Д5, О, по значе0 нию д5/, отражающемуся на блоке 15 индикации, устанавливается причина неисправности. В блоке 12 памяти на выходах производится (по импульсу со счетчика 8 отсчета) установка сигнала, соответствующего числу Sf+i. Коммутатор 13 по импульсу из счетчика 8 отсчета участков входной тестовой последовательности производит подключение к выходам блока 12 памяти входов сумматора-вычитателя 14 и осуществляет запись числа S/+i в сумматор-вычи- татель 14.

После поступления последнего 2 + -го с момента запуска устройства тактового импульса генератора 1 триггер 3 установится в нулевое состояние и на его выходе закончится формирование с момента запуска импульса, являющегося одновременно последним Nk-M импульсом последнего участка Т входной тестовой последовательности. При этом счетчик 7 переполнится и установится из состояния II...I в нулевое состояние. Вследствие этого произойдет смена сигнала на выходе элемента И 5 с единичного на нулевой и триггер 2 установится в нулевое состояние. Сигнал «Лог. нуль на его прямом выходе запретит прохождение импульсов с выхода генератора 1 через элемент И 4, а единичный сигнал на инверсном выходе сигнализирует на одной из ячеек блока 15 о конце контроля.

Таким образом, контроль каждого i-ro, i 1-m выхода логического блока 17 осуществляется по совокупности значений не- скольских спектральных коэффициентов Si;(), j 1-k, причем для каждого выхода выбираемые совокупности коэффициентов могут быть различными.

Если контроль на i-м выходе осуществлялся по значению единственного спектрального коэффициента S/((o,) и P|. Ро - вероятнбсти инверсного искажения соответственно единичного и нулевого сигналов на этом выходе, то вероятность минимальной по кратности необнаруживаемой симметрической ощибки при контроле определяется выражением

Р„о( Qfip, + -pf РО) (- р + ) .

К+МК К NК +

Г) 1 Г) / rj I t D

-Ы + 2N-K ° К +2N-K °

где

К - число единичных конституент логической функции f,(x), реализуемой на i-M выходе контролируемого блока;

R - число нулевых конституент (наборов входных переменных) функции f,-(x); К -число единичных наборов х таких,

что wal(co,-, х) -|-1; К -число единичных наборов х таких,

что wal(&)b х) -1; R - число нулевых наборов х, для которых wal((o,-, х) 4-1; R - число нулевых наборов х, для которых wal(u7,, х) -1. При этом R+ N-К+ R- N-К R« 2N-К, К К++К Отсюда симметрическая ошибка может быть устранена выбором такого спектрального коэффициента 5,(ш,), что и , либо .

Эти равенства выполняются только для линейных функций. Для произвольной логической функции f,(x) от п переменных вероятность РНО может быть только снижена вы- бором спектрального коэффициента S,{o),) с максимальной среди других коэффициентов спектра S/ этой функции абсолютной величиной I S/((0;) I .В этом случае значение К наиболее близко величине N, а К стремится к нулевому значению (либо N и ).

При контроле по совокупности нескольких спектральных коэффициентов 5,Дш,/) вероятность необнаруживаемой ошибки на i-M выходе определится как функция вероятностей РНО возникновения симметрических ошибок на участках Т; входной тестовой последовательности:

1К

П

( 1 - РНО

Ki

1-П 1- ( +

И

К

Ро)х

x(f p +litl p« :

0

5

5

с где N; - число наборов х, составляющих участок Т/ входной тестовой последовательности;

К - число единичных наборов f;(x); число наборов XgTj, для которых

wal(cOi/, х) +1; Р - число наборов , для которых

wal(co,7, х) -1; К - число единичных наборов , для

которых wal((o,y, х) +1; К; -число единичных наборов , для

которых wal(co;,, х) -1. Всегда существует возможность такого разбиения входной тестовой последовательности на участки.Т/, что для всех участков Т; вероятности PJo удовлетворяют неравенству 1-Рно 1-РНО, где РНО - вероят- 0 ность необнаруживаемой симметрической ошибки при контроле по единственному спектральному коэффициенту ЗДсо;), и в результате РКхсРно. Например, в крайнем случае, в начале тестовой последовательности достаточно выделить участок Ti произвольной длины, который составляют либо все нулевые, либо все еднниничные чабо- ры X wal(a)i, х)-|-1- Затем определить для участка Ti в качестве контрольного коэффициента спектральный коэффициент 0 S,-i (0) с нулевым аргументом (являющийся просто контрольной суммой), а для остальной части входной тестовой последовательности участа TZ для контроля вычислить эталонное значение коэффициента S,2(a),-)

5 2 f(x)wal({o,, х) с тем же аргументом

Х€-Тд

О),-, что и для случая контроля по единственному спектральному коэффициенту S,(u),).

Тогда для участка Т| ввиду того, что Ni, K i N О, получим Рчо О, а для участка Та - Рно Рмо, так как в случае, если TI составляют единичные наборы х. имеем , N-K+. , К2 К, а в случае, если Ti составляют нулевые наборы, КТ К, К2 N-K , N N, КГ К. В результате Рно 1() ( -1 (1- Plo)

.

Таким образом, предлагаемое устройство, предоставляя возможность контроля каждого выхода логического блока 17 по совокупности значений нескольких спектральных коэффициентов, обеспечивает повышение достоверности результатов контроля.

Формула изобретения

Устройство для контроля логических блоков по авт. св. № 1185342, отличающееся

тем, что, с целью повышения достоверности контроля за счет контроля каждого выхода контролируемого логического блока по совокупности значения нескольких спектральных коэффициентов, оно содержит счетчик участков входной тестовой последовательности и блок памяти эталонных спектральных коэффициентов, причем синхровход счетчика участков входной тестовой последовательности соединен с выходом второго триггера, выход счетчика участков входной тестовой последовательности соединен с синхровходами п регистров (п - число контролируемых состояний контролируемого логического блока), с синхровходом блока индикации, с вто- 5 рым управляющим входом коммутатора и синхровходом блока памяти эталонных спектральных коэффициентов, группа выходов которого соединена с третьей группой информационных входов коммутатора.

Изобретение относится к области автоматики и вычислительной техники, может быть использовано при контроле логических блоков и является усовершенствованием изобретения по а. с. № 1185342. Цель изобретения - повышение достоверности контроля за счет контроля каждого выхода контролируемого логического блока пб совокупности значений нескольких спектральных коэффициентов. В устройстве за счет дополнительно введенных счетчика участков входной тестовой последовательности и блока памяти эталонных спектральных коэффициентов обеспечивается возможность контроля симметрических ошибок. Контролируемый блок тестируется сигналами с выходов счетчика. Получают свертку тестов с коэффициентами в моменты, определяемые счетчиком участков входной тестовой последовательности, которые суммируются по модулю два с откликом логического блока. Эта сумма складывается (вычитается) со сверткой и эталонными коэффициентами. Нулевой код соответствует исправности. 1 ил. со со О5

Составитель А. Сиротская

Редактор Л. ГратиллоТехред И. ВересКорректор Л. Бескид

Заказ 3803/44Тираж 672Подписное

ВНИИПИ Государствениого комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5 Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4