Синтезатор частоты с частотной модуляцией Советский патент 1987 года по МПК H03L7/16 H03C3/10 

Изобретение относится к радиртехнике и может быть использовано в радиотехнических системах в качестве генератора с широкополосной частотной модуляцией.

Цель изобретения - уменьшение искажений частотно-модулированных колебаний при увеличении быстродействия .

На чертеже представлена электрическая структурная схема синтезатора частоты с частотной модуляцией.

Синтезатор .частоты с частотной модуляцией содержит опорный генератор 1, фазовьй детектор 2, генератор пилообразного напряжения (ГПН) 3, первый ключ 4, первый элемент 5 памяти, второй блок 6 вычитания, первое интегрирующее, звено 7, фильтр 8 нижних частот, сумматор 9 напряжений, перестраиваемый генератор 10, делитель 11 частоты с переменным коэффициентом деления (ДПВД), преобразователь 12 уровня напряжения, третий ключ 13, второй элемент 14 памяти, второе интегрирующее звено 15, задатчик 16 режима работы, триггер l7, второй элемент 18 задержки, первый делитель 19 частоты, первый элемент 20 задержки, формирователь 21 импульсов, счетчик 22, регистр 23 памяти, первый блок 24 вычитания,блок 25 запоминания, первый цифролналого- вьй преобразователь (ЦАП) 26, управляемый аттенюатор 27, пятый ключ 28 источник 29 модулирующего сигнала, первый коммутатор 30, блок 31 управления частотой, датчик 32 кодов настройки, второй ЦАП 33, амплитудный детектор 34, второй коммутатор 35, элемент ИЛИ 36, второй ключ 37, четвертьй ключ 38, второй делитель 39 частоты.

Синтезатор частоты с частотной модуляцией работает следующим образом.

Общий принцип работы основан на одноточечной модуляции (по входу перестраиваемого генератора) с раз делением во времени процессов под- стройки несущей частоты выходного колебания н модуляции и с дополнительным слежением за фазовым набегом за время модуляции с целью устранения скачков напряжения на входе перестраиваемого генератора 10. Пе- рестариваемый генератор 10, ДПКД 11 фазовый детектор 2, второй блок 6

0

5

вычитания, первое интегрирующее звено 7, фильтр 8 и сумматор 9 образуют кольцо фазовой автоподстройки, осуществляющее синхронизацию перестраиваемого генератору -10 под опорный генератор 1. При этом фазовый детектор 2 выполнен в виде фазового детектора типа выборка - запоминание и содержит ГПН 3, первьй ключ

4и первый элемент 5 памяти. Преобразователь 12 уровня, третий ключ 13 и второй элемент 14 памяти совместно -с ГПН 3 образуют второй де5 тектор типа выборка - запоминание, который в режиме подстройки несущей частоты находится в состоянии запоминания (третий ключ 13 разомкнут), а в режиме модуляции следит также за разностью фаз импульсных последовательностей на выходе ДПКД 11 и второго делителя 39, при этом равные выходные сигналы первого

5и второго 14 элементов памяти вычитаются, что автоматически приводит к размыканию кольца фазовой автоподстройки. Поддержание равенства нулю выходного сигнала первого блока 6 вьиитания в режиме модуляции дополнительно осуществляется с помощью второго интегрирующего звена 15 и преобразователя 12 уровня. Включение и выключение дополнительного канала выборка - запоминание происходит с помощью элемента ИЛИ 36 и второго ключа 37.

Счетчик 22, регистр 23, первый блок 24 вычитания, блок 25 запоминания, первый коммутатор 30 и датчик 32 кодов необходимы для снятия характеристики управления перестраиваемого генератора 10 и определения кода, управляющего через управляемый аттенюатор 27 крутизной и,следовательно, девиацией в режиме модуляции.

При включении питания на выходе задатчика режима работы 16 формируется короткий импульс, который переводит триггер 17 в единичное состояние и предустанавливает датчик кодов 32 в состояние, соответствующее выходному коду, меньшему, чем минимально возможньш код несущей частоты синтезатора частоты с частотной модуляцией. Датчик кодов 32 может быть вьтолнен, например, на четырехразрядных счетчиках типа 133ИЕ7, часть D-входов которых заземлены

0

5

0

5

0

5

для задания начального кода. Высокий уровень с выхода триггера 17 разрешает через элемент ИЛИ 36 прохождение импульсов с выхода ДПКД 11 через второй ключ 37 на вход третьего ключа 13, а также коммутирует на вход второго ЦАП 33 выход датчика 32 кодов, переводит блок 25 запоминания в режим записи, сбрасы- вает первое интегрирующее звено 7 и размыкает пятьй ключ 28. Через некоторое , связанное с установлением нулевого потенциала на выходе первого блока 6 вычитания (напряжение на выходе первого и второго элементов памяти 5 и 14 устанавливаются на мгновение) и с временем переходного процесса в фильтре 8, на втором и третьем входах сумматора 9 устаналиваются нулевые потенциалы, а на первом входе напряжение, соответствующее начальному коду датчика 32 кодов. Через время, равное задержке второго элемента 18 задержки, на первый делитель 19 с коэффициентом деления К поступает разрешение и на его выходе начнет формироваться меандр с частотой в К раз меньшей частоты опорного генератора 1. Высоким уровнем этот сигнал разрешает счет счетчиком 22. Из показаний счетчика 22 вычитается код регистра 23 при помощи первого блока 23 вь|чита- ния. Результат измерения записьша- ется в блок 25 запоминания импульсом с выхода формирователя 21. Величина задержки, этого импульса в первом элементе 20 задержки соответствует времени выполнения операции вычитания. Задним фронтом этого импульса содержимое счетчика 22 переписывается в регистр 23, затем счетчик 22 обнуляетс.я и также происходит смена на один дискрет кода датчика 32 кодов. При появлении очередного высокого уровня с выхода: первого делителя 19 весь процесс повторяется. Снятие характеристики управления пер.естраиваемого генератора 10 и вычисления кода крутизны происходит . до тех пор, пока датчик 32 кодов не перейдет в некоторое крайнее заданное состояние (код максимально возможной вьпсодной частоты или большей) При этом на его выходе сформируется импульс, который переведет триггер .17 в низкое состояние, запрещающее формирование сигнала с выхода пер

1.0

15

20

25

3453434

вого делителя 19, переведет блок запоминания из режима записи п режим счета и разблокирует первое инте- t грирующее звено 7 и пятый ключ 28. Дальнейшая работа определяется характером сигнала с выхода амплитудного детектора 34. Если необходимо сформировать радиоимпульсный сигнал с внутриимпульсной частотной модуляцией, то в этом случае при на- личии паузы в передаваемом сообщении на выходе амплитудного детектора 34 появляется ни зкий потенциал, который, с одной стороны, через элемент Ш1И 36 запретит прохождение импульсов с выхода ДПКД 11 на вход предустановки второго делителя 39, с другой - через второй коммутатор 35 осуществит -размыкание четвертого ключа 38. Поскольку в этом случае дополнительный канал выборки - запоминания размыкается при помощи третьего ключа 37, то на выходе второго блока 6 вычитания присутствует постоянный потенциал с выхода второго элемента 14 памяти. Синтезатор частоты перейдет в режим подстройки несущей частоты через время, равное времени переходного процесса в . кольце фазовой автоподстройки. При переходе на новую частоту, соответствующую коду с выхода блока 31 управления частотой, на выходе второго блока 6 вычитания устанавливается нулевой потенциал, так как кольцо фазовой автоподстройки имеет ас- татизм второго порядка, при этом на входах первого блока вычитания 6 потенциалы равны.

По окончании паузы в передаваемом сообщении на выходе амплитудного детектора .34 появится высокий потенциал, который через второй коммутатор 35 и элемент ИЛИ 36 разрешает прохождение импульсов с ДПКД 11 на входы второго делителя 39 и третьего ключа 13 и схема перейдет в режим модуляции. При этом сигнал с выхода второго элемента 14 памяти повторяет напряжение с выхода первого элемента 5 памяти и тем самым напряжение на выходе первого блока вычитания поддерживается равным нулю. Дополнительное поддержание нулевого уровня осуществляется с помощью второго интегрирующего звена 15 и преобразователем уровня 12 путем управления смещением пилообразного

30

35

40

45

50

55

напряжения на входе третьего клк)- ча 13.

При переходе к очередному режиму подстройки несущей частоты напряжение на выходе второго элемента 1А памяти вновь постоянное и соответствует разности фаз на выходе второго делителя 39 и ДПКД 11 в момент перехода к этому режиму. Выходное напряжение первого элемента 5 памяти подстраивается под напряжение на вьпсоде второго элемента 14 памяти, а так как перед этим они бьти равны, то переходный процесс отсутствует, С целью выбора рабочей точки пилообразного напряжения ГПН 3 в режиме модуляции осуществляется предустановка второго делителя 39 в среднее состояние.

Коррекция девиации осуществляетс путем подачи кода крутизны с выхода блока 25 запоминания по адресу, соответствующему коду несущей частоты на первом ЦАП 26, и последующего управления управляемым аттенюатором 27.

В случае формирования непрерывного частотно-модулированного сигнала с паузой в передаваемом сообщении рбота схемы происходит аналогично, лишь четвертый ключ 38 постоянно замкнут путем подачи на его вход с выхода второго коммутатора 35 высокого потенциала. Управление вторым коммутатором 35 осуществляется сигналом с выхода задатчика 16 режима работы. Также предусмотрена предварительная установка частоты по цепи: блок 31 управления частотой, первый коммутатор 30 и второй ЦАП 33, сумматор 9, с целью сокращения времени переходного процесса при переходе на новую частоту.

В качестве преобразователя 12 уровня и первого блока вычитания 6 можно использовать операционные усилители типа- 140 УД11. Первый блок 24 вычитания осуществляет вычитание двоичных кодов и может быть вы- полнено на основе четырехразрядного арифметико-логического устройства тпа 530И113.

Задатчик 16 режима работы может быть выполнен, например, на основе RC-цепочки, инвертора и ключа. Блок 31 управления частотой представляет собой набор ключей, с помощью кото

5

0

5

0

5

0

45

50

55

рых можно получать двоичный код требуемой частоты.

Формула изобретения

Синтезатор частоты с частотной модуляцией, содержащий последовательно соединенные первое интегрирующее звено и фильтр нижних частот, последовательно соединенные перестра- иваемьй генератор и делитель частоты с переменным коэффициентом деления, источник модулирующего сигнала, управляемый аттенюатор, опорный генератор, блок управления частотой и фазовый детектор, который выполнен в виде последовательно соединенных генератора пилообразного напряжения, первого ключа и первого элемента памяти, при этом управляющий вход первого ключа подключен к выходу делителя частоты с переменным коэффициентом деления, управляющий вход которого соединен с выходом блока управления частотой, отлича-ю- щ и и с я тем, что, с целью уменьшения искажений частотно-модулирован- . ных колебаний при увеличении быстродействия, введены последовательно соединенные первый делитель частоты, первый элемент задержки, формирователь импульсов, счетчик, регистр памяти, первьй блок вычитания,блок запоминания и первый цифроаналоговый преобразователь, последовательно соединенные задатчик режима работы, датчик кодов настройки, первый коммутатор, второй цифроаналоговый преобразователь и сумматор напряжений, последовательно соединенные триггер, элемент ИЛИ, второй ключ, третий ключ, второй элемент памяти,второй блок вычитания, второе интегрирующее звено и преобразователь уровня напряжения, последовательно соединенные второй коммутатор и четвертый ключ, последовательно соединенные пятый ключ и амплитудный детектор, а также введены второй элемент задержки и второй делитель частоты, управляющий вход и выход которого соединены соответственно с Ёьгходом второго ключа и входом генё - ратора пилообразного напряжения,при этом сигнальные входы первого и второго делителей частоты объединены и подключены к выходу опорного генератора, управляющий вход первого делителя частоты соединен с выходом .второго элемента задержки, вход которого объединен с управляющим входом первого коммутатбра, управляющим вхо- 5 дом первого интегрирующего звена, входом выбора режима блока запоминания, управляющим входом пятого ключа и подключен к выходу триггера, первый информационный вход второго ком- Ю мутатора объединен с вторым входом элемента ИЛИ и подключен к выходу амплитудного детектора, .вход и выход пятого ключа подключены соответственно к выходу источника модулирующего 5 сигнала и сигнальному входу управляемого аттенюатора, выход которого соединен с вторым входом сумматора напряжений, третий вход и выход кото- рого подключены соответственно к вы- 20 ходу фильтра нижних частот и управляющему входу перестраиваемого генератора, второй в.сод второго ключа соединен с выходом делителя частоты с

ход которого подключен к входу первого интегрирующего звена, первый и второй входы триггера соединены соо ветственно с выходом датчика кодов настройки и с выходом задатчика режима работы, второй выход которого соединен с управляющим входом второ го коммутатора, сигнальный вход четвертого ключа объединен с информационным входом счетчика и подключен к выходу перестраиваемого генератора,

вход разрешения счета счетчика соединен с выходом первого делителя частЭты, выход первого цифроаналого- вого преобразователя соединен с управляющим входом управляемого аттенюатора, выход блока управления частотой подключен к второму входу первого коммутатора, выход которого соединен с информационным входом блока запоминания, вход синхронизации регистра памяти объединен с входом выбора кристалла блока запоминапеременным коэффициентом деления,вто- ния и тактовым входом датчика кодов рой вход и выход преобразователя . настройки и подключен к выходу фор- уровня напряжения подключены соответственно к выходу генератора пилообразного напряжения и сигнальному входу третьего ключа, выход первого элемента памяти соединен с вторым

мирователя импульсов, а выход счетчика соединен с вторым входом первого блока вычитания, второй инфор- 30 мационный вход второго коммутатора является входом Лог.1 синтезатовходом второго блока вычитания,выРедактор М.Недолуженко

Составитель Ю.Ковалев

Техред И.Попович Корректор С.Черни

.Заказ 4932/55Тираж 899Подписное

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб., д.4/5

Произвпдс гв(ино-полиграфическое предприятие-, г.Ужгород, ул.Проектная, 4

ход которого подключен к входу первого интегрирующего звена, первый и второй входы триггера соединены сооветственно с выходом датчика кодов настройки и с выходом задатчика режима работы, второй выход которого соединен с управляющим входом второго коммутатора, сигнальный вход четвертого ключа объединен с информационным входом счетчика и подключен к выходу перестраиваемого генератора,

вход разрешения счета счетчика соединен с выходом первого делителя частЭты, выход первого цифроаналого- вого преобразователя соединен с управляющим входом управляемого аттенюатора, выход блока управления частотой подключен к второму входу первого коммутатора, выход которого соединен с информационным входом блока запоминания, вход синхронизации регистра памяти объединен с входом выбора кристалла блока запоминания и тактовым входом датчика кодов настройки и подключен к выходу фор-

ния и тактовым входом датчика кодов настройки и подключен к выходу фор-

мирователя импульсов, а выход счетчика соединен с вторым входом первого блока вычитания, второй инфор- мационный вход второго коммутатора является входом Лог.1 синтезатора частоты с частотной модуляцией.

Изобретение относится к радиотехнике. Для обеспечения уменьшения искажений ЧМ-колебаний при увеличении быстродействия введены последовательно соединенные делитель 19 частоты, эл-т 20 задержки, формирователь 21 импульсов, счетчик 22, регистр 23 памяти, блок 24 вычитания, блок 25 запоминания и ЦАП 26, последовательно соединенные задатчик 16 режима работы,датчик 32 кодов настройки, коммутатор 30, ЦАП 33 и сумматор 9 напряжений, последователь- - но соединенные триггер 17, эл-т ИЛИ 36, ключи 37 и 13, эл-т 14 памяти, блок 6 вычитания, интегрирующее звено 15 и преобразователь 12 уровня напряжения, последовательно соединенные коммутатор 35 и ключ 38, последовательно соединенные ключ 28 и амплитудный детектор 34, а также вве- S дены зл-т 18 задержки и делитель 39 частоты. 1 ил. (Л САЭ 4; са Од 4 00