Синтезатор частот Советский патент 1991 года по МПК H03L7/18 

Изобретение относится к радиотехнике и может быть использовано в приемопередающих и измерительных устройствах

Целью изобретения является повышение спектральной чистоты выходного сигнала.

На фиг 1 представлена структурная электрическая схема синтезатора частот; на фиг.2 - временные диаграммы, поясняющие работу синтезатора частот

Синтезатор частот содержит опорный генератор 1, фазовый детектор (ФД) 2, фильтр 3 нижних частот, перестраиваемый генератор 4, делитель частоты с переменным коэффициентом деления (ДПКД)5, накопитель кода б, формирователь кодовых управляющих сигналов (ФКУС) 7, двухка- нальный распределитель сигналов (ДРС) 8, вычитатель кодов 9, мультиплексор 10, циф- роаналоговый преобразователь (ЦАП) 11, интегрирующее звено 12, элемент разряда 13.

Синтезатор частот работает следующим образом

Выходной сигнал опорного генератора 1 с частотой FO поступает на первый вход ФД 2 и синхронизирует работу кольца фазовой автоподстройки. В режиме синхронизма частота F выходного сигнала перестраиваемого генератора 4 определяется выражением

F F0(N + n/Q) при О n Q, где N и n/Q соответственно целая и дробная части общего коэффициента деления (N - коэффициент деления ДПКД 5; п и Q - соответ- ственно значения аргумента и модуля накопителя кода 6).

ДПКД 5 делит частоту F и N или N+1 раз в зависимости от логического уровня О или Тс выхода переполнения накопителя кода б. С выхода ДПКД 5 импульсы поступают на тактовый вход накопителя кода 6 и синхО

ел о о

00

о

ронизируют его работу. В пределах модуля (емкости) Q накопителя кода 6 изменение информации n kT на его выходе происходит с постоянным приращением в моменты прихода тактовых импульсов. При этом на выходе переполнения накопителя кода 6 присутствует логический О При значениях текущей информации , превышающих величину Q, накопитель кода 6 формирует на выходе переполнения логическую 1 и производит запись в память значения остатка. Затем процесс заполнения накопителя кода 6 повторяется. Текущая информация накопителя кода 6 преобразуется в кодО-п кТ вычитателем кодов 9 и подается на второй вход мультиплексора 10. При подаче с выхода переполнения накопителя кода 6 на управляющий вход ФКУС 7 логического О на его выходе формируются коды чисел I и 1-1, предназначенные для управления первым и вторым каналами ДРС 8 соответственно. При подаче логической 1 формируемые на кодовом выходе ФКУС 7 числа возрастают на единицу и принимают значения 1+1 и I соответственно.

Импульсы с выхода ДПКД 5 поступают также на вход однократного запуска ДРС 8, на тактовый вход которого подается выходного сигнал перестраиваемого генератора 4 с частотой F. В обоих каналах ДРС 8 форми- рование передних фронтов выходного сигнала производится синхронно в момент прихода импульса на вход однократного запуска ДРС 8. Длительность ti выходного сигнала первого канала ДРС 8 всегда боль- ше на один период длительности ta выходного сигнала второго канала, причем ti IT; t2(l-1)T при логическом О на выходе ФКУС 7 и ti (1+1)Т; при логической 1 на его выходе, здесь I - целое число, выбираемое в широких пределах (1 I N/2).

Выходной сигнал первого канала ДРС 8 обеспечивает коммутацию входов мульти- пле.кЈрра 10, причем в течение длительности ti импульса мультиплексор 10 пропускает на выход информацию Q-n второго входа, а при отсутствии импульса на выход поступает значение числа Q с первого входа мультиплексора 10. ЦАП 11 преобразует вы- ходной код мультиплексора 10 в соответствующую последовательность ступенчатых напряжений, интегрирование которого вызывает линейное нарастание сигнала на выходе интегрирующего звена 12, причем крутизна этого процесса пропорциональна текущему значению кода на выходе мультиплексора 1C. Элемент разряда 13 в течение длительности t2 импульса, поступающего на его второй вход, обеспечивает разряд интегрирующего звена 12 и его установку в

исходное состояние. В результате сигнал на выходе интегрирующего звена 12 представляет периодическую последовательность, период которой связан с алгоритмом совместной работы ДПКД 5 и накопителя кода 6. Неравномерность следования импульсов ДПКД 5, работающего в режиме дробного деления, компенсируется постоянно изменяющейся нормированной задержкой сигнала на выходе интегрирующего звена 12. Таким образом, в режиме синхронизма сигнал, поступающий с выхода интегрирующего звена 12, имеет период, равный периоду Т0 1 /Fo частоты опорного генератора 1.

На фиг.2 приведены диаграммы при следующих исходных данных: N 4; Q 10; п 3; I 2. Все процессы рассматриваются в едином временном масштабе, равном (кратном) периоду Т - с выхода перестраиваемого генератора 4 (фиг. 2а). Изменение информации на выходе накопителя кода 6 (фиг. 26) происходит в момент прихода импульсов с выхода ДПКД 5 (фиг. 2г). Импульс переполнения (фиг. 2в) изменяет коэффициент деления ДПКД 5cN 4 на N + (фиг. 2г).-синхронно изменяется и длительность сигналов на первом (фиг. 2д) и втором (фиг. 2е) выходах ДРС 8. Вычитатель кодов 9 производит инвертирование (фиг. 2ж) кодовой информации накопителя кода 6 путем вычитания текущих значений n kT из постоянной величины Q. Во время действия импупьсов (фиг. 2д) мультиплексор 10 пропускает (фиг. 2з) на выход информацию R Q - n kT с выхода вы- читателя кодов 9. в промежутках между импульсами на выходе мультиплексора 10 присутствует постоянное число Q.

На фиг.2и показан сигнал с выхода интегрирующего звена 12, Каждый период этого сигнала можно разбить на три временных интервала, обозначенных точками 0-1, 1-2. 2-0. Длительность первого интервала (0-1) равна длительности сигнала (фиг. 2е), поступающего на управляющий вход элемента разряда 13. В течение этого временного интервала производится разряд интегрирующего звена 12 и его установка в исходное (нулевое) состояние. Второй временной интервал (1-2) всегда равен периоду Т 1/F, поскольку ti-t2 Т. На этом интервале происходит линейный заряд интегрирующего звена 12 со скоростью, пропорциональной текущему значению кода a R a (Q-n kT), здесь а - коэффициент передачи ЦАП 11 и интегрирующего звена 12. На третьем временном интервале (2-0) заряд интегрирующего звена 12 всегда происходит с

постоянной скоростью, пропорциональной коду модуля, те a Q. Пунктирными горизонтальными ЛИНИЯМИ Umax 7 Q(N4) 1

Umm tr Q ограничена зона, в которой сиг нал, формируемый во всех трех зонах является периодическим.

На фиг 2к приведена импульсная последовательность сигнала с выхода опорного генератора 1 В режиме синхронизма ФД 2 формирует выходной сигнал, пропорциональный разности фаз сравниваемых сигналов. Фильтр 3 выполняет функцию фильтрации помех, равных или кратных частоте сравнения F0

В синтезаторе частот могут быть использованы разные типы ФД 2 В случае применения ФД 2 типа выборка - запоминание необходимо на первый вход ФД 2 подать импульсный сигнал опорного генератора 1, а на второй - выходной сигнал интегрирующего звена 12 При использовании ФД 2 триггерного типа в состав ФД 2 должен входить пороговый элемент для формирования импульсов необходимых для работы триггера Напряжение порога срабатывания должно удовлетворять приведенному на фиг 2и ограничению Umin U Umax

ДРС 8 может быть применен счетчико- вого типа с однократным запуском обоих каналов. ФКУС 7 может быть реализован на многоразрядных регистрах, мультиплексорах или элементах памяти путем постоянной зашивки кодов чисел I, 1-1, 1+1 I с обеспечением их коммутации сигналом с выхода переполнения накопителя кода 6

Таким образом, улучшение спектра выходного сигнала достигается преобразованием текущей информации накопителя кода 6 в нормированный временной сдвиг Колебания питающих напряжений ЦАП 11 и нестабильность постоянной времени интегрирующего звена 12 не отражаются на величину нормированного временного сдвига, поскольку скорость заряда интегрирующего звена 12 изменяется одновременно на втором и третьем временных

интервалах, сохраняя стабильность временного сдвига формируемого сигнала Формула изобретения

Синтезатор частот, содержащий последовательно соединенные опорный генератор, фазовый детектор, фильтр нижних частот перестраиваемый генератор двухканальный распределитель сигналов,

мультиплексор, цифроаналоговый преобразователь и интегрирующее звено, а также накопитель кода и элемент разряда, первый вход которого объединен с вторым входом фазового детектора и подключен к выходу

интегрирующего звена, вход управления модулем накопителя кода является первым кодовым входом синтезатора частот, вход управления аргументом накопителя кода объединен с первым кодовым входом мультиплексора и является вторым кодовым входом синтезатора частот, отличающийся тем, что, с целью повышения спектральной чистоты выходного сигнала, в него введены делитель частоты с переменным коэффициентом деления, формирователь кодовых управляющих сигналов и вычитатель кодов, первый и второй входы и выход которого соответственно подключены к выходу накопителя кода к первому и второму

кодовым входам мультиплексора, вход коррекции коэффициента деления делителя частоты с переменным коэффициентом деления объединен с управляющим входом формирователя кодовых управляющих сигналов и соединен с выходом переполнения накопителя кода, тактовый вход которого объединен с входом однократного запуска двухканального распределителя сигналов и подключен к выходу делителя частоты с

переменным коэффициентом деления, тактовый вход которого соединен с выходом перестраиваемого генератора, вход установки двухканального распределителя сигналов подключен к выходу формирователя кодовых

управляющих сигналов, управляющий вход делителя частоты с переменным коэффициентом деления является третьим кодовым входом синтезатора частот, а второй вход элемента разряда соединен с вторым выходом двухканального распределителя,

фиг 1

Изобретение относится к радиотехнике Цель изобретения - повышение спектральной чистоты выходного сигнала Синтезатор частот содержит опорный генератор 1 фазовый детектор 2. фильтр 3 нижних чагтт перестраиваемый генератор 4 делитель 5 частоты с переменным коэффициентом деления, накопитель 6 кода, формирователь 7 кодовых управляющих сигналов, двухка- нальный распределитель сигналов 8, вычитатель кодов 9, мультиплексор 10. ЦАП 11, интегрирующее звено 12 и элемент 13 разряда Улучшение спектра выходного сигнала достигается преобразованием текущей информации накопителя кода 6 в нормированный временной сдвиг Колебания питающих напряжений ЦАП 11 и нестабильность постоянной времени интегрирующего звена 12 не отражаются на величине нормированного временного сдвига поскольку скорость заряда интегрирующего звена 12 изменяется одновременно на втором и третьем временных интервалах, сохраняя стабильность временного сдвига формируемого сигналя 2 ил Ё

а

I и 11111111111 11111111 111111111111111111 и 11111 - L

Ю15 2025 30

«Г

J540«5

4Г .,ЗГ , ,4Г, .ЖГ. /)г.

-L

г t,n)r-3r

m. гтп гтттУгп

ti-iT-.гт

п . . m .-ггт-уп

п.п

g-nfr

z

J540«5

Q--10 H il /7--J

1-г

кт

5Т

XT

кТ

кг

п.пгпп.пп

кт

g-nfrrj

z

Фиг г

тГ0