Делитель частоты с переменным коэффициентом деления Советский патент 1987 года по МПК H03K23/66 

13544162

Изобретение относится к импульс-...,13-(п-1), 13-п, инверсный выход ной технике и может быть использовано последнего из которых соединен с nep-i в устройствах автоматики и вычисли-вым входом элемента ИЛИ 14, выход котельной техники, в синтезаторах час- торого соединен с первым входом эле- тот. мента И 15, второй вход которого соеЦель изобретения - повышение бы-динен с инверсным выходом первого

стродействия.D- -триггера -13-1, выход - с информациНа чертеже приведена электричес-онным входом этого триггера; тактовые

: кая функциональная схема устройства.-JQ входы первого и п-го D-триггеров 13-1

Делитель частоты с переменным ко-и 13-п соединены с тактовым входом эффициентом деления содержит высоко-высокочастотного делителя 1 частоты, частотный делитель 1 частоты, такто-инверсные выходы D-триггеров 13-2, вый вход которого соединен с входной13-(п-1) с второго по (п-1)-й соеди- шиной 2, первый выход - с тактовыми.15 йены с их информационным входом, а входами первого и второго программи-инверсный выход (n-l)-ro D-триггера руемых делителей 3 и 4 частоты, с13-(п-1) соединен с тактовым входом тактовыми входами первого и второго1К-триггера 16 и с первым выходом вы- триггеров 5 и 6 и с первыми входамисокочастотного делителя 1 частоты, первого и второго элементов И 7 и 8; 20 второй выход которого соединен с вы- вход (прямой) разрешения первого про- ходом 1К-триггера 16 и с вторым вхо- граммируемого делителя 3 частоты идом элемента ИЛИ 14, третий вход ко- вход (инверсный) второго программи-торого соединен с выходом (п-1)-го руемого делителя 4 частоты соединеныD-триггера 13-(п-1) и с информацион- с вторым выходом высокочастотного де-25 ным входом п-го D-триггера 13-п, лителя 1 частоты; выходы первого ипервый, второй и третий управляющие второго программируемых делителей 3входы высокочастотного делителя 1 и 4 частоты соединены с информацион-. частоты соединены соответственно с ными входами соответственно первогоI-, К-, S-входами Ж-триггера 16; и второго триггеров 5 и 6 и соответ- о тактовые входы триггеров с второго ственно с первым, и вторым управляющи-по (п-1)-й соединены с прямыми выхо- ми входами высокочастотного делителядами предыдущих триггеров. Блок 10 1 частоты, третий управляющий входуправления содержит блок 17 инверто- которого соединен с выходом элементаров и первый и второй сумматоры 18 ИЛИ 9 с инверсией на выходе (элементи 19, выходы которых соединены соот- ИЛИ- НЕ), входы которого соединены светственно с первой и второй группа- первой группой входов (младшие раз-ми выходов блока 10 управления, входы ряды) блока 10 управления и с первойпервого операнда первого сумматора кодовой шиной 11; вторая кодовая шина18 соединены с шиной единичного уров- 12 соединена с второй группой входов ня, входы второго операнда - с первой (старшие разряды) блока 10 управле-группой входов блока 10 управления ния; первая и вторая группы выходови через блок 17 инверторов с входами блока 10 управления соединены с ин-первого операнда второго сумматора формационными входами соответственно19, входы второго операнда которого первого и второго программируемыхсоединены с второй группой входов делителей 3 и 4 частоты, вход предва-блока 10 управления. рительной установки (записи) первогоУстройство работает следующим обив которых соединен с входом сбросаразом.

первого триггера 5 и с выходом перво-Коэффициент деления делителя час- го элемента И 7, второй вход которогототы с переменным коэффициентом деле- соединен с выходом первого триггерания ДПКД равен 5, второй вход элемента И 8 соединенк N(L-Mj+(N+1J М, с вь ходом второго триггера 6, входгде N - коэффициент деления делите- сброса которого соединен с выходомля 1;

второго элемента И 8 и с входом пред-м - значение кода на шине 11;

варительной установки (записи) второ- L - значение кода на шине 12; го программируемого делителя 4 частоты. причем (N( и , где п Высокочастотньй делитель 1 частотычисло D-триггеров 13-1, 13-213содержит п D-триггеров 13-1, 13-2,-(п-1), 13-п в делителе 1.

313

Значения .установочных кодов на шинах 11 и 12 можно определить из выражений соответственно ,1,2,.,.,(); ,(N+U,(N+ +2;,...,(2 -U,

где m и & - число разрядов шин 1 1 к 12 соответственно, причем и t т. Исходя из приведенных соотношений, минимальные и максимальные зна-

чения коэффициентов деления ДП К К - f7«

- к 9 ин 1 макс

.

дпкд

(2«-1)+

Коэффициент деления делителя 1 определяется из условия понижения вход- ной частоты до рабочей частоты, делителей 3 и 4. Примем .тогда , а , примем также , тогда

Работу ДПКД рассмотрим для случаев и .

При установочный код ДПКД .имеет вид 010000. Два последних разряда кода (на шине 11) определяют код младших разрядов ДПКД. Так как его значение 00 равно нулю, то элемент 9 установит триггер 16 в единичное состояние, которое разрешает работу делителя 4, запрещает работу делителя 3 и вьщает через элемент 14 разрешающий уровень на элемент 15. При этом коэффициент деления делителя 1 равен 4. Остальные разряды установочного кода ДПКД определяют (на шине 12) код старших разрядов 0100. Данньй код поступает на сумматор 19. На другой вход этого сумматора подается проинвертированньй блоком 17 код мпадпшх разрядов. Сумматор 18 произ- водит операцию сложения кодов 0100 и 1111,. результат которого 0011 поступает на информационные входы делителя 4, которьй считает импульсы, поступающие с первого выхода делите- ля 1. После третьего импульса на выходе делителя 4 появится разрешаюпщй уровень, поступающий на К-вход IK- . триггера 16 и на информационньй вход триггера 6. Следующим импульсом триггер 6 переключится в противоположное состояние, после чего на входах элемента 8 появятся два разрешающих уровня, а на выходе элемента 8 - перепад напряжения, которьй установит делитель 4 и триггер 6 в исходное состояние, после чего цикл работы ДПКД повторится. Таким образом, коэффициент деления ДПКД равен .

Q

5

5

0

5 о Q

5

16

При установочньй код ДПКД имеет вид 011010. Два последних разряда кода, равные 10, посту Пают на сумматор 18, на другой вход которого поступает код 11. Результат суммирования в сумматоре 18, равньй 01, подается на информационные входы делителя 3. Результат суммирования в сумматоре 19 от кодов 0110 и 1101, равньй 0011 поступает на ицформацион- ные входы делителя 4. Условимся,, что 1К-триггер 16 находится в нулевом состоянии, тогда разрешена работа.делителя 3, запрещена работа делителя 4, делитель 1 делит входную частоту на 5. От первого импульса, поступающего на вход делителя 3, на его выходе по- :: явится разрешающий уровень, которьй подается на 1-вход 1К-триггера 16 и на информационньй вход триггера 5. От второго импульса переключаются триггеры 16 и 5, при этом на входе элемента 7 появится разрешающий уровень, а на его выходе перепад, устанавливающий делитель 3 и триггер 5 в исходное состояние. После этого делитель 1 начнет делить на 4, начинает. работать делитель 4. После третьего импульса, поступающего на вход делителя 4 (пятого от начала счета), на его выходе появится разрешающий уровень, которьй подается на К-вход Ж- триггера 16 и на информационньй вход триггера 6. От следующего импульса переключаются триггеры 16 и 6, при этом на выходе элемента 8 появится перепад, устанавливающий делитель 4 и триггер 6 в исходное состояние, одновременно запретится работа делителя 4, разрешится работа делителя 3, а делитель 1 переключится на коэффициент деления 5. После чего цикл работы ДПКД повторяется. Таким образом коэффициент деления ДПКД равен ,

Формула изобретения

1. Делитель частоты с переменным коэффициентом деления, содержащий вы- сокочастотньй делитель частоты, так- товьй вход котюрого соединен с входной шиной, а первьй выход - с такто- вьвуги входами первого и второго программируемых делителей частоты, блок управления, первьй элемент И, элемент ИЛИ, входы которого соединень с первой кодовой шиной, и вторую кодовую шину, отличающийся тем.

что, с целью повьшения быстродейст-. BHHj в него введены два триггера и второй элемент И, а элемент ИЛИ выполнен с инверсией на выходе, при этом первые входы первого и второго элементов И соединены с тактовыми входами первого и второго триггеров и с первым выходом высокочастотного делителя частоты, второй выход которого соединен с входами разрешения первого и второго программируемых делителей частоты, выходы которых соединены с информационными входами соответственно первого и второго триггеров и соответственно -с первым и вторым управляющими входами высокочастотного делителя частоты, третий управляющий вход которого соединен с выходом элемента ИЛИ, входы которого соединены с первой группой входов блока управления, вторая группа входов которого соединена с второй кодовой шиной, первая и вторая группы выходов - с информационными входами соответственно первого и второго программируемых делителей частоты, вход предварительной установки первого из которых соединен с входом сброса первого триггера и с выходом первого элемента И, второй сход которого соединен с выходом первого триггера, вход предварительной установки второго программируемого делителя частоты соединен с выходом второго элемента

10

D-триггера, тактовьй вход которого соединен с тактовым входом высокочастотного делителя частоты и с тактовым входом первого D-триггера информациг онный вход которого соединен с выхо- дом элемента И, первый вход которого соединен с выходом элемента ИЛИ, второй вход - с инверсньм выходом первого D-триггера, тактовьй вход каждого из D-триггеров с второго по (п-1)-й соединены с прямыми выходами предыдущего D-триггера, информационньй вход каждого из них - с инверсным вь ходом

15 своего же D-триггера, причем инверс- ньй выход (п-1)-го D-триггера соединен с тактовым входом 1К-триггера ис первым выходом высокочастотного делителя частоты, второй выход которого соединен с выходом 1К-триггёра и с вторым входом элемента ИЛИ, третий вход которого соединен с прямым выходом (n-l)-ro D-триггера и с информационным входом п-го D-триггера, пер25 вьй, второй и третий управляющие входы высокочастотного делителя частоты соединены соответственно с I-, К- и S-входами 1К-триггера.

20

30

3. Делитель частоты по п.1, отличающийся тем, что блок управления содержит блок инверторов и два сумматора, входы первого операнда первого из которых соединены с шиной единичного уровня, выходы - с

И и с входом сброса второго триггера, первой группой выходов блока управлевыход которого соединен с вторьм входом второго элемента И,

2 в Делитель частоты по п.1, о т - л и ч а to щ и и с я тем, что высЪко- частотньй делитель частоты содержит п В-триггеров, Ж-триггер, элемент И и элемент ИЛИ, первьй вход которого соединен с инверсным выходом п-го

Составитель А.Соколов Редактор Л.Гратилло Техред М.Ходанич

Заказ 5714/55 Тираж 900 . . Подписное ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

10

544166

D-триггера, тактовьй вход которого соединен с тактовым входом высокочастотного делителя частоты и с тактовым входом первого D-триггера информациг онный вход которого соединен с выхо- дом элемента И, первый вход которого соединен с выходом элемента ИЛИ, второй вход - с инверсньм выходом первого D-триггера, тактовьй вход каждого из D-триггеров с второго по (п-1)-й соединены с прямыми выходами предыдущего D-триггера, информационньй вход каждого из них - с инверсным вь ходом

15 своего же D-триггера, причем инверс- ньй выход (п-1)-го D-триггера соединен с тактовым входом 1К-триггера ис первым выходом высокочастотного делителя частоты, второй выход которого соединен с выходом 1К-триггёра и с вторым входом элемента ИЛИ, третий вход которого соединен с прямым выходом (n-l)-ro D-триггера и с информационным входом п-го D-триггера, пер25 вьй, второй и третий управляющие входы высокочастотного делителя частоты соединены соответственно с I-, К- и S-входами 1К-триггера.

20

30

3. Делитель частоты по п.1, отличающийся тем, что блок управления содержит блок инверторов и два сумматора, входы первого операнда первого из которых соединены с шиной единичного уровня, выходы - с

ния, входы второго операнда - с первой группой входов блока управления и через блок инверторов - с входами первого операнда второго сумматора, выходы котсфого соединены с второй группой выходов блока управления, входы второго операнда - с второй группой входов блока управления.

Корректор Г.Решетник

Изобретение относится к импульсной технике, может быть использовано в устройствах автоматики и вычислительной техники, в синтезаторах частот и обеспечивает повышение быстродействия. Предлагаемый делитель частоты содержит высокочастотный делитель 1 частоты,, входную шину 2, программи-. руемые делители 3 и 4 частоты, триггеры 5 и 6, элементы И 7 и 8, элемент ИЛИ 9, блок 10 управления, кодовые шины 11, 12. Делитель частоты 1 содержит D-триггеры 13.1-13.П, элемент ИЛИ 14, элемент И 15, 1К-триг- гер 16. В предлагаемом делителе частоты переменньй коэффициент деления К может быть равен 26. 2з.п.ф-лы, 1 ил. (Л с DO ел