Цифровой функциональный преобразователь Советский патент 1988 года по МПК G06F7/544 

(Л

00

N)

00

14)

Изобретение относится к вычислительной технике и предназначено для воспроизведения полиномов по схеме Тернера. Цель изобретения - сокращение времени вычислений функций с высокой степенью нелинейности. С этой целью в устройство, содержащее триггер 1, элементы И 2,3, счетчик 4, блок 5 памяти, сумматор 7, регистр 8, коммутатор 9 и умножитель 10, дополнительно введены блок 6 памяти. Время вычисления сокращается за счет разбиения области изменения аргумента на равные подынтервалы и аппроксимации на каждом из подынтервалов функциональной зависимости полиномом меньшей степени. 2 ил.

фи.1

Изобретение относится к вычислительной технике, предназначено для воспроизведения полиномов по схеме Тернера и является усовершенствованием устройства по авт. св. № 877526,

Цель изобретения - сокращение времени вычислений функций с высокой степенью нелинейности.

На фиг,1 приведена блок-схема устройства; на фиг.2 - циклограмма работы устройства.

Цифровой функциональный преобра- зователь содержит триггер 1, элементы И 2, 3, счетчик 4, блоки 5, 6 памя- ти, сумматор 7, регистр 8, коммутатор 9, умножитель 10, вход 11 запуска, вход 12 тактовых импульсов и вход 13 кода аргумента, область изменения аргумента X, т.е. отрезка О, ДмакЛ разбивается на N равных подынтервалов . Таким образом, зависимость Y(X) воспроизводится в преобразователе путем вычисления одного из N полиномов вида „

Ym II а-; -Х ,

i O

где индекс j зависит от величины аргумента X и определяется из условия:

j.(j + l).L.

На каждом из подынтервалов функциональная зависимость Y (X) может быть аппроксимирована с требуемой точностью отдельным полиномом уже относительно меньшей степени, что и обеспечивает сокращение времени вычисления функций с высокой степень нелинейности. Для каждого j-ro подынтервала в блоке 5 памяти хранится свой набор коэффициентов полинома aj, ,...,а-, а в блоке 6 памяти - коэффициент .а- .

Число подынтервалов N выбрано равным 2, что упрощает определение номера j-подынтервала, которому принадлежит текущее значение X, так как в этом случае значение кода в М старших разрядов кода аргумента X равно j .

Преобразователь выполнен на базе потенциальных цифровых элементов, триггеры которых переключаются в некоторые моменты времени после окончания импульсов на их синхронизирующих входах,

Устройство работает циклически.

Запуск каждого цикла вычисления производится с входа 11 по импуль

T 0 5

0

5 0

5 0

5

сам запуска И311, следующим с частотой f J,J , а работа в цикле синхронизируется с входа 12 по тактовым импульсам ТИ12, следующим с частотой f., . При этом импульсы И311 и ТИ12 синхронизированы между собой так, что каждый И311 по длительности совпадает с одним из ТИ12, а f mf j,, , Значение аргумента X в течение цикла не изменяется.

Каждый цикл работы преобразователя состоит из m тактов, в течение каждого из которых выполняются операции умножения и сложения. В конце каждого такта результат вычислений заносится в регистр 8,

Перед началом очередного цикла вычислений на выходе триггера 1 имеется сигнал О, которым производится фиксированная запись числа т-1 в счетчик 4 и запрещается прохождение тактовых импульсов ТИ12 с входа 12 преобразователя через элемент И 3. Сигнал О с выхода триггера 1 обеспечивает существование на выходе первого элемента И 2 сигнала , .поступающего на управляющий вход коммутатора 9, на первую группу входов которого поступает код функции F 8 с выходов регистра 8, а на вторую группу входов - код коэффициента aj с выходов блока 6 памяти.

Коммутатор 9 по сигналу П2 и кодам а и F 8 формирует на своих выходах код функции F 9 в соответствии с выражением

.n2+F8 n2.

Этот код поступает на первую группу входов умножителя 10, на вторую группу входов которого поступает код аргумента X с входа 13 кода аргумента преобразователя. Умножитель 10 по кодам X и F 9 вьфабатывает на своих входах код функции F10 в соответствии с выражением

F 10 X-F 9.

М старших разрядов кода аргумента X (т.е. код числа j) поступают на входы блока 6 памяти, где содержатся коды коэффициентов а ,. .. ,а., , и на группу старших разрядов входов блока 5 памяти, на группу младших разрядов входов которого поступает код числа т-1 с выходов счетчика 4, В первом блоке 5 памяти содержатся коды коэффициентов

°в,о а,.о

0,|-1

t.-i

m-1,0 m-iiH-t

Поэтому КОДЫ чисел j и т-1 обеспечивают существование на выходах первого и второго блоков памяти кодов коэффициентов а; , и а; „, соответст- ванно.

Код коэффициента .., поступает на первую группу входов сумматора 7, на вторую группу входов которого поступает код функции F10. Сумма aj,., + +Х F9 с выхода сумматора 7 поступает на вход регистра 8.

Цикл вычисления начинается с поступлением на преобразователь очередного И311, по которому запрещается работа первого элемента И2 (т.е. в момент действия И311 ), а триггер 1 устанавливается в 1 и тем самым снимает сигнал фиксированной записи со счетчика А и разрещает прохождение через элемент И 3 импульсов ТИ 12 на вычитающий вход счетчика 4 и вход записи регистра 8.

На выходе элемента И 3 начинает формироваться из ТИ 12 последовательность импульсов ПИЗ, первый импульс которой совпадает с импульсом И311. Следовательно, после окончания первого такта вьтчислений (первого импульса ПИЗ) счетчик 4 переходит в состояние т-2, в регистр 8 заносится код

j,fl ,rti-5 а на управляющем входе коммутатора 9

устанавливается сигнал , который остается неизменным в течение всего рассматриваемого цикла вычислений. К концу второго такта вычислений (к моменту окончания второго импульса ПИЗ) на выходах сумматора 7 вьфабатывается код

Y,aj,.,, +Y,- X.

Q

5

0 5

Q

5

0

Таким образом, к концу i-ro такта вычисления (при 1 i т) на выходах сумматора 7 формируется код полинома YJ в соответствии с выражением Y; aj,.,+X.Yi., .

В момент действия т-го импульса последовательности ПИЗ на выходах сумматора 7 вырабатывается код полинома Y, а на выходе переполнения счетчика 4 появляется импульс переполнения И4. По И4 с преобразователя можно снять результат вычисления - код тг) выходов сумматора 7. Со счетчика 4 импульс И4 поступает на счетный вход триггера 1 и устанавливает О на его выходе. Одновременно в регистре 8 последним импульсом ПИЗ производится запись -кода с выходов сумматора 7. На этом цикл вычислений заканчивается, а очередной цикл начинается с поступлением на преобразователь очередного ИЗ11.

В любой момент времени между окончанием И4 и окончанием последующего ИЗ11 с регистра 8 может быть снят результат предьщущего цикла вычислений - код Y.

Формула изобретения

Цифровой функциональнь й преобразователь по авт. св. № 877526, о т - личающи.йся тем, что, с .целью сокращения времени вычисления функций с высокой степенью нелинейности, в него дополнительно введен второй блок памяти, выход которого соединен с второй группой входов коммутатора, вход кода аргумента преобразователя соединен с входом второго блока памяти и с группой входов старших разрядов адресного входа первого блока памяти, группа входов младщих разрядов которого соединена с выходами счетчика.

.Z