Устройство для вычисления полиномов Советский патент 1988 года по МПК G06F7/544 

4i

Ьд

ел

Изобретение относится к вычисли- Цельной технике и может быть использовано в измерительно-вьпшслительных (Ьистемах, работающих в реальном масштабе временно

Цель изобретения - снижение аппаратных затрат.

На чертеже приведена функциональная схема предлагаемого устройства : Устройство содержит триггеры 1 - 6, элементы И 7-11, счетчики 12-14, (рлоки 15-17 памяти, группы 18 и 19 :{ лементов И, сумматоры 20 и 21, ком- jliyraTopb 22 и 23, регистр-мультигшек- (j:op 24, регистры 25-27, умножители $8 и 29, входы 30 - 33 и выходы 34 и 35 устройства.

Устройство реализует алгоритм вычисления полиномов по формуле

; ...(a,x +a,.;xV...+

: aJ+(.,.a,.,X

. + а.з) ..o+a, ао . I Устройство работает следующим Ьбразом.

: В исходном состоянии в блоке 16 Памяти размещены значения коэффицл- Ьнтов полинома с четными индексами b-n.i J я J ,.. о ,ар, исключая коэффициенты с нулевыми значениями. По ну lieBOMy адресу обязательно записан . оэффициент а ., , даже если его зна 1ченйе равно нулю.

Аналогично в блоке 17 памяти раз йещены значения коэффидиенто1з поли- йома с нечетными индексами а,, а у,. ,„.,а , также исключая коэффищенты с нулевыми значениями о По нулевому адресу записан коэффициент ао.

В блоке 15 памяти записано К (11-1)/2 дв:/хразряднык кодов, причем в первом разряде блока 15 хранится последовательность значений, соответствующих коэффициентам с нечетными индексами в порядке их убывания, начиная с коэффициента а,., и равных нулю для нулевого значения коэффициента и единице в противном случае. Во втором разряде блока 15 хранится последовательность значений, поставленная в соответствии коэффициентам с учетными индексами в порядке и: убывания, начиная с коэффициента a.j, и равньос нулю дл нулевого значения коэф4мциента и еднице в противном случае.

5

0

5

0

5

0

5

0

5

Счетчик 12 находится в нулевом состоянии.

На вход 32 устройства поступают синхросигналы, отмеряющие такты работы устройства. Эти синхросигналы подаются на сиихровходы триггеров 1,2 и 6, синхровходы регистров 25 и 26, на входы элементов И 7, 10 и 11.

На вход 31 устройства поступает сигнал Пуск, по котором триггер 1 вырабатывает импульс с длительностью, равной периоду синхросигналов, поступающий на вход триггера 2, входы сброса регистров 25 и 26 и управляющие входы регистра-мультиплексора 24 и коммутатора 23. При этом триггер 2 вырабатьшает импульс, поступающий через элемент И 10 на вычитающий вход счетчика 12 и входы сброса счетчиков 15 и 14 Элемент И 10 обеспечивает прием двоичного числа К (п-1): 2 в счетчик 12 через вход 32 устройства, а также обнуление и установку в единичное состояние выходов триггеров 3 и 4 При этом единичное значение с выхода разряда заема счетчика 12 поступает на вход элемента И 7, разрешая прохождение синхросигналов на вычитающий вход счетчика 12, а также на первые входы элементов И 8 и 9. При этом запрещается прохождение синхросигналов на синхровход регистра-мультиплексора 24 в процессе счета счетчика 12. Б момент времени t, в регистр-мультиплексор 24 записывается значение аргумента X,, которое поступает на входы умножителя 28, с выхода которого снимается величина X , записываемая в регистр-мультиплексор 24 в момент времени t и сохраняемая в нем до окончания счета счетчика 12. Запись в регистр-мультиплексор 24 через первый вход данных разрешается на время действия импульса с выхода триггера 1.

С приходом этого импульса регистры 25 и 26 обнуляются и сохраняют нулевое состояние до момента времени t. На этом интервале времени с выходом счетчиков 13 и 14 нулевые значения адреса поступают на входы блоков 17 и 16 памяти и обеспечивают считьшание коэффициентов полинома а, и а,,., -.на соответствующие входы сумматоров 21 и 20.

Коэффициенты а „ и а , складываются на сумматорах 21 и 20 с. нуле

выми значениями, поступающими с выходов умножителей, и с приходом синхроимпульсов записьтаются в регистры 26 и 25 соответственно.

В этом же такте блок 15 памяти считывает по адресу К двухразрядный код, указьшающий на наличие нулевых значений в последующей паре коэффициентов полинома, этот код ПОЯВЛЯеТ

ся на выходе блока 15 памяти по заднему фронту сигналов с выхода первого элемента И 7

Разряды кода (например, 00) с выходов блока 15 памяти поступают на входы элементов И 8 и 9, запрещая нулевыми значениями прохождение сигналов с выхода элемента И 7 на счетные входы счетчиков 13 и 14 в новом такте и прохождение значений с выходов блоков 16 и 17 памяти через группы 18 и 19 элементов И. К этому времени коэффициенты а ., и а поступают с выходов регистров 25 и 2Ь на входы множимого умножителя 28 и 29 на входы множителей которых поступает код X с выхода регистра мультиплексора Полученные произведения складываются далее на сумматорах 20 и 21 с последующей парой коэффициентов и . Результаты сложения записываются в регистры 25 и 26.

В этом же такте считьшается след ющий код (например, 10) блока 15 памяти (по адресу К-1), что обеспечивает в следующем такте считывание коэффициента а j из блока 16 памят и получение коэффициента а ,0 путем обнуления выхода группыП9. Код 01, прочитанный из блока 15 памяти по адресу К-2, обеспечивает в следу щем такте считывание коэффициента а р. из блока 17 памяти и получение коэффициента а . 0 путем обнуления выхода группы 18. Код 11, считанный из блока 15 памяти по адресу К-3, обеспечивает в следующем такте считывание коэффициентов а |,.g и а (,.9 из блоков 17 и 16 памяти соответственно о.

На каждом новом такте происходят домножение промежуточных результатов, получаемых на выходах регистров 25 и 26, на величину X и их соответственное.-сложение с новой парой полученных коэффициентов полинома. Этот процесс продолжается до тех пор, пока счетчик 12 не дости

гает нулевого значения и с приходом заднего фронта синхросигнала сигнал на выходе заема не принимает нулевое значение.

При этом триггер 5 устанавливается по заднему фронту сигнала заема в единичное состояние (момент времени tf,), а с приходом очередного синхроимпульса единичное значение с выхода триггера 5 переписывается в триггер 6, сбрасьшающий сигналом с инверсного выхода триггера 5 в нулевое состояние. Следующий синхроимпульс переводит триггер 6 в нулевое состояние.

Таким образом, на выходе триггера 6 формируется импульс Т. Нулевое значение сигнала заема счетчика 12 вновь разрешает прохождение синхросигналов на сйнхровход регистра- мультиплексора 24, принимающего к моменту времени tj значение аргумента Х. На время действия импульса Т происходит подключение выхода регистра 25 к входу второго слагаемого сумматора 2 К На вход первого слагаемого сумматора 21 поступает результат домножения (на умножителе 29) кода с выхода регистра 26 на значение аргумента Х. С выхода сумматора 21 снимается значение полинома п-й степени, записьтаемое в регистр 27 по заднему фронту импульса Тч, поступающее на выход 34 устройства.

Передним фронтом импульс Т с выхода 35 сообщает о возможности подачи на вход 30 аргумента устройства нового значения аргумента (напри- мер, Х для вычисления полинома п-й степени с прежними коэффициентами и новым аргументомо

Задний фронт импульса с выхода 35 является сигналом конца вычисления полинома, по которому производится съем информации на выходе 34.

Ф

ормула изобретения

Устройство для вычисления полиномов, содержащее четьфе триггера, три элемента И, два блока памяти, два сумматора, три регистра, два коммутатора, два умножителя, регистр- мультиплексор и первый счетчик, инверсный выход разряда заема которого соединен с инверсным входом первого элемента И, первьпч входом второго элемента И и входом установки пер-

вого триггера, выход которого соединен с информа1шонным входом второго триггера, выход которого является выходом сигнала окончания цика работы устройства и соединен с управляющим входом первого компаратора, входом сброса первого триггера и синхровходом первого регистра, выход которого является информацион- ньп- выходов устройства, синхровход которого соединен с первым входом третьего элемента -И, вторым входом второго элементами, с синхровхода- ми с второго по четвертый триггеров и второго и третьего регистров и прямым входом первого элемента И, выход которого соединен с вычитающим входом первого счетчика,; выход второго регистра соединен с первыми информациомными входами первого и второго ко1-1мутаторов, вход запуска устройства, соединен с информа1дион- ным входом третьего триггера, выход которого соединен с управляющими входами регистра-мультиплексора и второго коммутатора и входами сброса второго и третьего регистров и информационным входом четвертого триггера, выход которого соединен с вторым входом Tpe-i bero элемента И, выход которого соединен с синхровходом первого счетчикаJ параллельный вход данных которого является входом показателя степени устройства, вход аргумента которого соединен с первым информационным входом регистра-муль- типлексора, синхровход которого сое™ динен с второго элемента И,, выход регистра-мультиплексора соеди- нен с входами множителей первого и второго умножителей и вторым информационным ззхрдом второго коммутатора, выход которого соединен с входом множимого первого умножителя, выход которого соединен с., вторым информационным входом регистра-мультиплексора и входом первого слагаемого первого сумматора, выход кото-

1432509

рого соединен с информационным входом второго регистра, выход третьего регистра соединен с входом множимого второго умножителя, выход которого соединен с входом первого слагаемого второго сумматора, выход которого соединен с информационными входами первого и третьего регистров 10 выход первого коммутатора соединен с входом второго слагаемого второго

умножителя, отличающееся тем, что, с целью снижения аппаратных затрат, в него введены третий

блок памяти, второй и третий счетчики, четвертый и пятый элементы И, пятый и шестой триггеры и две группы элементов И, выход элементов И которых соединены с входами второго

слагаемого первого сумматора и вторым информационным входом первого коммутатора, выход первого элемента И соединен с синхровходом третьего блока памяти и первыми входами четвертого и пятого элементов И, выходы четвертого и пятого элементов И соединены с синхровходамк второго и третьего счетчиков соответственно, выходы которых соединены с адресными входами первого и второго блоков памяти, выходы которых соединены с первыми входами элементов И первой и второй групп, вторые входы элементов И которых соединены с выходами пятого и шестого триггеров, синх- ровходы которых соединены с синхровходом устройства, информационный вход первого счетчика соединен с адресным входом третьего блока памяти, первый и второй выходы которого соединены с информационными входами пятого и шестого-триггеров и вторыми входами четвертого и пятого элементов И соответственно, выход третьего элемента И соединен со счетными входами второго и третьего счетчиков и входами сброса пятого и шестого триггеров

Изобретение относится к вычислительной технике и может быть использовано в измерительно-вычислительных системах, работающих в реальном масштабе времени Цель изобретения - снижение аппаратных затрат. С этой целью в устройство, содержащее триггеры 1,2,5,6, элементы И 7,10,11, счетчик 12, блоки 16,17 памяти, сумматоры 20,21, коммутаторы 22, 23, регистр-мультиплексор 24, регистры 25-27, умножители 28, 2У, введены элементы И 8,9, счетчики 13,14, блок 15 памяти, триггеры 3, 4, группы 18, 19 элементов И с соответствующими связями. 1 ил. § (Л с: